1. 靜態互補CMOS

實際上就是靜態CMOS反相器擴展為具有多個輸入。更反相器一樣具有良好的穩定性，性能和功耗。

• 靜態的概念：每一時刻每個門的輸出通過低阻抗路徑連到VDD或VSS上。任何時候輸出即為布爾函數值。
• 動態電路通常依賴把信號暫存在高阻抗節點的電容上。

1.1 閾值損失

互補結構PUN（pull up network)+PDN（pull down network)可以解決。上拉采用PMOS，下拉采用NMOS。

1.2 兩輸入與非門實例

與非門的VTC曲線與輸入有關，從下圖可以發現，A=B=0時，PUN全部導通，對應強上拉，而當A或B中有不導通的時候，PUN中只有一個導通，相當于驅動能力下降（在反相器中提到P管驅動能力下降導致VTC左移，VM上漂），因此VTC左移到紅色和綠色線。
而紅綠兩線的主要區別在于NMOS的內部節點int上，由于體效應的緣故會使得M1和M2在分別導通時閾值電壓不同，VTC曲線會有微小的差異。

undefined

雖然互補CMOS是實現邏輯門比較簡單的方式，但是隨著扇入增加，會帶來兩個問題：

• 實現一個N扇入的門需要2N個器件，會增大實現面積。
• 互補CMOS的傳播延時隨著扇入增大迅速增大（無負載本征延時在最壞時與扇入成二次函數關系）

1.3 延時與扇入的關系

例如對于一個四輸入與非門：

• 在最壞情況下，PUN只導通一條通路，此時從低到高的延時tpLHtpLH最大，當增大扇入數，PUN的器件隨著扇入線性增加，電容也線性增加，但最壞情況PUN的等效電阻不變，因此tpLHtpLH隨著N的增加呈線性增加。
• 而對于PDN,串聯會使得門進一步變慢。在PDN中分布RC網絡帶來的延時與串聯鏈元件數呈平方關系。

下圖是NAND門的本征傳播延時與扇入的關系曲線：

?

1.4 解決大扇入的方法

增大晶體管尺寸?？梢詼p少串聯電阻。

• 局限：會增加寄生電容。只有當負載以扇出電容為主時有用，否則只會增加"自載效應"。

逐級加大尺寸。因為從公式中可以看到M1-M4的電阻出現次數依次遞增，所以因該讓他們的電阻值依次遞減才能得到最優解。

• 局限： 在實際版圖中不易實現。

重新安排輸入。由于輸入信號不都在同時間到達，因此可以把關鍵信號放到靠近輸出端的晶體管上以提高速度。（關鍵信號：在所有輸入中最后到達穩定值的信號）

重組邏輯結構。比如，將6輸入OR門變為兩個三輸入NOR門加上一個二輸入與非門。原理是減小了扇入。

問題：為什么把關鍵信號放到靠近輸出端的晶體管上可以提高速度？
其實就是一個放電順序的問題：

上圖中，如果M1是最后才導通的那個，則直到M1導通前CL和C2都無法放電。而把M1放到最上面以后，C2和C1就可以先放電，節省了時間。

參考

https://www.cnblogs.com/lyc-seu/p/12832029.html

總結

以上是生活随笔為你收集整理的CMOS组合逻辑的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。