1. 靜態(tài)互補(bǔ)CMOS

實(shí)際上就是靜態(tài)CMOS反相器擴(kuò)展為具有多個(gè)輸入。更反相器一樣具有良好的穩(wěn)定性，性能和功耗。

• 靜態(tài)的概念：每一時(shí)刻每個(gè)門的輸出通過低阻抗路徑連到VDD或VSS上。任何時(shí)候輸出即為布爾函數(shù)值。
• 動(dòng)態(tài)電路通常依賴把信號(hào)暫存在高阻抗節(jié)點(diǎn)的電容上。

1.1 閾值損失

互補(bǔ)結(jié)構(gòu)PUN（pull up network)+PDN（pull down network)可以解決。上拉采用PMOS，下拉采用NMOS。

1.2 兩輸入與非門實(shí)例

與非門的VTC曲線與輸入有關(guān)，從下圖可以發(fā)現(xiàn)，A=B=0時(shí)，PUN全部導(dǎo)通，對(duì)應(yīng)強(qiáng)上拉，而當(dāng)A或B中有不導(dǎo)通的時(shí)候，PUN中只有一個(gè)導(dǎo)通，相當(dāng)于驅(qū)動(dòng)能力下降（在反相器中提到P管驅(qū)動(dòng)能力下降導(dǎo)致VTC左移，VM上漂），因此VTC左移到紅色和綠色線。
而紅綠兩線的主要區(qū)別在于NMOS的內(nèi)部節(jié)點(diǎn)int上，由于體效應(yīng)的緣故會(huì)使得M1和M2在分別導(dǎo)通時(shí)閾值電壓不同，VTC曲線會(huì)有微小的差異。

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雖然互補(bǔ)CMOS是實(shí)現(xiàn)邏輯門比較簡(jiǎn)單的方式，但是隨著扇入增加，會(huì)帶來(lái)兩個(gè)問題：

• 實(shí)現(xiàn)一個(gè)N扇入的門需要2N個(gè)器件，會(huì)增大實(shí)現(xiàn)面積。
• 互補(bǔ)CMOS的傳播延時(shí)隨著扇入增大迅速增大（無(wú)負(fù)載本征延時(shí)在最壞時(shí)與扇入成二次函數(shù)關(guān)系）

1.3 延時(shí)與扇入的關(guān)系

例如對(duì)于一個(gè)四輸入與非門：

• 在最壞情況下，PUN只導(dǎo)通一條通路，此時(shí)從低到高的延時(shí)tpLHtpLH最大，當(dāng)增大扇入數(shù)，PUN的器件隨著扇入線性增加，電容也線性增加，但最壞情況PUN的等效電阻不變，因此tpLHtpLH隨著N的增加呈線性增加。
• 而對(duì)于PDN,串聯(lián)會(huì)使得門進(jìn)一步變慢。在PDN中分布RC網(wǎng)絡(luò)帶來(lái)的延時(shí)與串聯(lián)鏈元件數(shù)呈平方關(guān)系。

下圖是NAND門的本征傳播延時(shí)與扇入的關(guān)系曲線：

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1.4 解決大扇入的方法

增大晶體管尺寸。可以減少串聯(lián)電阻。

• 局限：會(huì)增加寄生電容。只有當(dāng)負(fù)載以扇出電容為主時(shí)有用，否則只會(huì)增加"自載效應(yīng)"。

逐級(jí)加大尺寸。因?yàn)閺墓街锌梢钥吹組1-M4的電阻出現(xiàn)次數(shù)依次遞增，所以因該讓他們的電阻值依次遞減才能得到最優(yōu)解。

• 局限： 在實(shí)際版圖中不易實(shí)現(xiàn)。

重新安排輸入。由于輸入信號(hào)不都在同時(shí)間到達(dá)，因此可以把關(guān)鍵信號(hào)放到靠近輸出端的晶體管上以提高速度。（關(guān)鍵信號(hào)：在所有輸入中最后到達(dá)穩(wěn)定值的信號(hào)）

重組邏輯結(jié)構(gòu)。比如，將6輸入OR門變?yōu)閮蓚€(gè)三輸入NOR門加上一個(gè)二輸入與非門。原理是減小了扇入。

問題：為什么把關(guān)鍵信號(hào)放到靠近輸出端的晶體管上可以提高速度？
其實(shí)就是一個(gè)放電順序的問題：

上圖中，如果M1是最后才導(dǎo)通的那個(gè)，則直到M1導(dǎo)通前CL和C2都無(wú)法放電。而把M1放到最上面以后，C2和C1就可以先放電，節(jié)省了時(shí)間。

參考

https://www.cnblogs.com/lyc-seu/p/12832029.html

總結(jié)

以上是生活随笔為你收集整理的CMOS组合逻辑的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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