????????隨著集成電路制造工藝技術(shù)的迅速發(fā)展，集成電路集成度迅速攀升，制造流程及工藝步驟日趨復(fù)雜，工藝尺寸也在不斷縮小。集成電路可制造性設(shè)計(jì)（Design For Manufacturability,DFM）?以直接提升集成電路芯片的良品率及降低芯片的生產(chǎn)成本為主要目的,越來越引起業(yè)界的關(guān)注。

????????隨著集成電路工藝尺寸的進(jìn)步，DFM 對(duì)芯片良率的影響日益凸顯，隨著工藝尺寸的演進(jìn)，到了超深亞微米90nm 及以下，工藝和設(shè)計(jì)因素對(duì)芯片良品率的影響急劇增加。因此在超深亞微米考慮可制造性是十分有必要。

一、深亞微米時(shí)代的可制造性設(shè)計(jì)問題

????????在傳統(tǒng)的數(shù)字后端設(shè)計(jì)中，版圖的物理設(shè)計(jì)一般通過了DRC、LVS 的物理驗(yàn)證，即可保證芯片質(zhì)量及良品率。然而隨著工藝尺寸進(jìn)入深亞微米，一些制造技術(shù)如光刻膠曝光、顯影、刻蝕和化學(xué)機(jī)械拋光都會(huì)對(duì)金屬互連結(jié)構(gòu)造成不利影響，并隨著布局的局部特征而變化，這將使得傳統(tǒng)的數(shù)字后端設(shè)計(jì)方法面臨嚴(yán)峻的挑戰(zhàn)。

????????可制造性設(shè)計(jì)是為了提升芯片生產(chǎn)良率的而定制的設(shè)計(jì)規(guī)則。它將設(shè)計(jì)與生產(chǎn)之間的聯(lián)系變得更加緊密。換句話說，完整的可制造性設(shè)計(jì)方案能夠讓IC 設(shè)計(jì)者更早的使用可制造性設(shè)計(jì)流程與規(guī)范，來提升芯片的設(shè)計(jì)、生產(chǎn)效率。因此，從版圖設(shè)計(jì)者的角度來說，需要有一套適應(yīng)深亞微米的可制造性設(shè)計(jì)流程來指導(dǎo)版圖的設(shè)計(jì)與驗(yàn)證工作。在過去的芯片設(shè)計(jì)中，IC 設(shè)計(jì)者可以直接將滿足物理驗(yàn)證的電路設(shè)計(jì)交給代工廠，進(jìn)行生產(chǎn)制造。但是在進(jìn)入先進(jìn)制程（180nm
以下）工藝后便遇到了困難，主要體現(xiàn)在以下幾個(gè)方面。

1、CMOS閂鎖效應(yīng)

????????MOSFET 為四端器件，包括源（S）、柵（G）、漏（D）、襯底（Sub），在現(xiàn)代CMOS 雙阱工藝中，P 阱連接VSS，N 阱連接VDD，這種雙阱CMOS 結(jié)構(gòu)將產(chǎn)生寄生雙極晶體管：P 阱存在NPN 晶體管，N 阱存在PNP 晶體管，構(gòu)成SCR（Silicon Controlled Rectifier）寄生結(jié)構(gòu)。

????????當(dāng)P 管源極輸入一個(gè)正向觸發(fā)信號(hào)，在電源VDD 和地線VSS 之間由于寄生的PNP 和NPN 雙極性晶體管。當(dāng)無外界干擾未引起觸發(fā)時(shí)，兩個(gè)晶體管均處于截止?fàn)顟B(tài)，集電極電流增益非常小，因此閂鎖效應(yīng)不會(huì)產(chǎn)生。但當(dāng)其中一個(gè)晶體管的集電極電流由于受外部干擾而突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)晶體管，從而使兩個(gè)晶體管因觸發(fā)而導(dǎo)通（通常情況下是PNP 比較容易觸發(fā)起來），VDD 至VSS 之間形成低抗通路。之后就算外界干擾消失，由于兩三極管之間形成正反饋，還是會(huì)有電源VDD和地VSS 之間的漏電（鎖定狀態(tài)），閂鎖效應(yīng)由此而產(chǎn)生。隨著集成電路制造工藝的發(fā)展, 晶體管的集成度越來越高,產(chǎn)生閂鎖效應(yīng)的可能性會(huì)越來越大。

2、金屬互連問題

????????隨著集成電路制造工藝的不斷復(fù)雜化，互連金屬層的不斷增加，以及工藝節(jié)點(diǎn)的不斷降低，互連制造問題已成為制約納米CMOS 工藝芯片生產(chǎn)制造成品率（Yield）的最大因素。一方面，工藝節(jié)點(diǎn)降低帶來的工藝偏差，會(huì)產(chǎn)生越來越多的刻蝕錯(cuò)位，大大增加通孔失效的概率。另一方面，版圖的密度效應(yīng)問題會(huì)使金屬在化學(xué)機(jī)械拋光過程中出現(xiàn)版圖表面的高低起伏。倘若金屬互連的通孔在制造過程出現(xiàn)這種現(xiàn)象，就很有可能造成層間金屬互連失效，特別是進(jìn)入深亞微
米時(shí)代后，銅互連技術(shù)的大量應(yīng)用使互連線通孔失效的現(xiàn)象發(fā)生的越來越頻繁。

3、天線效應(yīng)

????????在芯片生產(chǎn)過程中，暴露的金屬線或多晶硅(polysilicon)等導(dǎo)體，就像是一根根天線，會(huì)收集電荷導(dǎo)致電位升高。天線越長，收集的電荷也就越多，電壓就越高。若這片導(dǎo)體碰巧只接了MOS 柵，那么高電壓就可能把薄柵氧化層擊穿，使電路失效，這種現(xiàn)象就是“天線效應(yīng)(PAE)”。

?????????隨著半導(dǎo)體制造工藝的不斷進(jìn)步，等離子體Plasma 干法刻蝕技術(shù)因其各向異性、高的選擇比等優(yōu)點(diǎn)被廣泛用來刻蝕金屬與半導(dǎo)體材料。該方法通過使用放電產(chǎn)生的等離子體與刻蝕材料接觸發(fā)生化學(xué)反應(yīng)實(shí)現(xiàn)刻蝕過程。干法刻蝕方法的缺點(diǎn)是增加了半導(dǎo)體內(nèi)部游離的等離子體電荷數(shù)目，這無疑會(huì)增加天線效應(yīng)發(fā)生的概率。

4、隨機(jī)顆粒缺陷

????????半導(dǎo)體制造工藝過程中許多工藝節(jié)點(diǎn)都會(huì)引入沾污而產(chǎn)生隨機(jī)顆粒缺陷（Random Particle Defects）。如果在一條或兩條較窄的互連線之間存在著隨機(jī)顆粒缺陷，則可能造成互連線短路或斷路，如圖：

????????傳統(tǒng)上，芯片制造廠商通過制定最小線寬、最小間距等設(shè)計(jì)規(guī)則避免隨機(jī)性誤差對(duì)良品率的影響。版圖設(shè)計(jì)者只要遵守最小設(shè)計(jì)規(guī)則就可以減少由顆粒引起的電路短路或者開路現(xiàn)象。但隨著集成電路進(jìn)入超深亞微米時(shí)代，電路的特征尺寸在不斷減小，而引起隨機(jī)性誤差的顆粒幾何尺寸并沒有隨之變小，顆粒尺寸逐漸可以與特征尺寸相比擬，使得納米級(jí)電路的成品率對(duì)隨機(jī)誤差更加敏感。

????????隨機(jī)顆粒缺陷的位置可以通過關(guān)鍵區(qū)域（Critical Area）來進(jìn)行描述，其良率Y可以由泊松等式來描述。

????????CA 表示關(guān)鍵區(qū)域面積，DD 表示工藝固有缺陷密度。

????????所謂關(guān)鍵區(qū)域，是指如果隨機(jī)缺陷的中心落在這個(gè)范圍內(nèi)，就會(huì)發(fā)生電路故障（產(chǎn)量損失）的區(qū)域。

????????對(duì)于一個(gè)確定的版圖來說，隨機(jī)顆粒缺陷尺寸越大，則關(guān)鍵區(qū)域面積越大，芯片良率損失也會(huì)越大。通常關(guān)鍵區(qū)域CA 面積由版圖設(shè)計(jì)者決定，工藝固有缺陷密度由代工廠決定。

5、版圖圖形密度

????????在深亞微米制造工藝中，化學(xué)機(jī)械拋光（CMP）技術(shù)被廣泛應(yīng)用于版圖表面的平坦化，該技術(shù)通過拋光頭與基片之間的化學(xué)反應(yīng)與機(jī)械運(yùn)動(dòng)來實(shí)現(xiàn)基片表面的平坦化，但最終獲得的圖形表面平整度往往會(huì)受到版圖圖形密度影響。

CMP 是利用拋光液中化學(xué)添加劑的化學(xué)作用，首先與晶片表面材料進(jìn)行化學(xué)反應(yīng)，形成易去除的薄膜反應(yīng)層，再通過拋光墊于晶片之間的研磨料的摩擦作用，去除前期形成的薄膜反應(yīng)層，最后，通過拋光液的攜帶作用，將拋光去除的材料帶離晶片表面，露出新生表面，進(jìn)一步再反應(yīng)再去除，重復(fù)進(jìn)行以去除表面的粗糙部位，達(dá)到平坦化目的。

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????????所謂版圖圖形密度，是指在化學(xué)機(jī)械拋光過程中，版圖中圖形小間距、高密度區(qū)域的拋光速度比大圖形間距、小密度的區(qū)域快。由于小而孤立、凸出的圖形在平坦化過程中要承受較
大壓力，所以拋光速度較快；低處圖形承受的壓力相對(duì)較小，所以拋光速度較慢。

????????由于圖形密度的差異，最終會(huì)造成版圖圖形的凹陷和侵蝕，如上圖所示。如果在通孔平坦化時(shí)出現(xiàn)這種現(xiàn)象，將很可能出現(xiàn)金屬互連線斷路的現(xiàn)象。

二、可制造性設(shè)計(jì)流程

? ? ? ? 加入可制造性設(shè)計(jì)的后端實(shí)現(xiàn)流程如下圖：

? ? ? ? 整個(gè)流程其實(shí)是針對(duì)CMOS 深亞微米出現(xiàn)的閂鎖效應(yīng)，天線效應(yīng)效應(yīng)、金屬互連問題、版圖隨機(jī)缺陷及版圖圖形密度等可制造性問題，提了解決方案，并加入到傳統(tǒng)流程中。

提及的物理實(shí)現(xiàn)單元可見數(shù)字后端——物理單元介紹

1、Tap 單元插入（Tap Cell Insertion）

????????在CMOS 工藝中通過插入Tap 單元來解決并預(yù)防閂鎖效應(yīng)，Tap 單元版圖如圖（a）所示。作為一類特殊的物理單元，阱連接單元（Well-Tap-Cell）是近年來在130nm 及以下更先進(jìn)的物理設(shè)計(jì)中新增加的，它不存在任何邏輯功能與時(shí)序約束，主要用來限制電源（地）與襯底之間的電阻，減小閂鎖效應(yīng)發(fā)生的幾率：通過Tap 單元將N well 連接至VDD，P 襯底連接至VSS，以電阻并連的方式降低N 阱寄生電阻RS、P 阱寄生電阻RW，從而降低寄生三極管的電流放大倍數(shù)，從而有效提高寄生SCR 網(wǎng)絡(luò)抗閂鎖的能力，如圖（b）所示。

2、天線二極管插入（Antenna Cell Insertion）

????????在實(shí)踐中，消除天線效應(yīng)方法一般有三種，包括跳線法，添加天線二極管，插入緩沖器三種。

????????跳線法可以分為向上跳線法與向下跳線法兩種，即通過不同金屬間向上或向下的跳線來斷開存在天線效應(yīng)的金屬層，經(jīng)通孔連接到其他金屬層，然后再重新連接到當(dāng)前層。跳線法雖然操作簡(jiǎn)單，但會(huì)引入額外的通孔與金屬線，進(jìn)而加劇線間串?dāng)_，產(chǎn)生額外的設(shè)計(jì)規(guī)則問題，因此在使用時(shí)要嚴(yán)格控制通孔數(shù)量與金屬布線層。

????????所謂添加天線二極管，是指在存在天線效應(yīng)的金屬層上插入天線二極管單元，通過二極管的反向漏電流來釋放電荷，實(shí)現(xiàn)天線效應(yīng)的消除，如下圖：

????????插入緩沖器，是通過在金屬導(dǎo)體長線上插入多級(jí)緩沖器的方法來消除天線效應(yīng)。?

3、疊層通孔最小區(qū)域填充（Double Via Insertion）

????????金屬互連問題最有效的解決方法是疊層通孔最小區(qū)域填充，即在通孔旁路通過并連冗余通孔的方式來減小通孔失效的概率，如圖所示。

?????????這種方法不僅解決了通孔空洞（Voids in Vias）、金屬互連失效等問題，保證了金屬線之間的連通性，另外，因?yàn)橥椎碾娮枰笥诮饘倬€，所以增加并連的通孔數(shù)目后還可以減小通孔電阻，減小線上延時(shí)，進(jìn)而改善電路關(guān)鍵路徑的時(shí)序及功耗損失。因此在設(shè)計(jì)布線之后進(jìn)行疊層通孔最小區(qū)域填充是非常必要的。

4、互連線全局?jǐn)U展與加寬（Wire Spreading and Widing）

????????在芯片制造過程中，灰塵、微粒沾污都會(huì)引入隨機(jī)顆粒缺陷，增大版圖關(guān)鍵區(qū)域的面積，造成互連線短路或斷路的現(xiàn)象發(fā)生。（1）通過擴(kuò)展互連線間距（Wire Spreading）的方法可以減小隨機(jī)缺陷對(duì)金屬線的影響，進(jìn)而來降低版圖熱點(diǎn)分布的個(gè)數(shù)，減小關(guān)鍵區(qū)域面積。互連線間距一般會(huì)被擴(kuò)大1/2 pitch 的距離，以降低關(guān)鍵區(qū)域發(fā)生短路的可能性。（2）減小斷路關(guān)鍵區(qū)域出現(xiàn)斷路的概率可以通過增大金屬線寬度（Widen），從而使金屬線能夠承受隨機(jī)缺陷帶來的影響，如圖所示。

????????在版圖關(guān)鍵區(qū)域分析階段，若線擴(kuò)展與加寬操作未能使版圖熱點(diǎn)分布與數(shù)量有所減小，則需要重新進(jìn)行布線，并將繞線模式設(shè)置為Density-Driven，這樣可以實(shí)現(xiàn)更均勻的走線分配與更小的走線間距。

5、Filler 單元的插入（Filler Cell Insertion）

????????即在版圖中密度低的區(qū)域插入一些填充單元（包括標(biāo)準(zhǔn)單元填充物與金屬填充物）來使版圖密度保持均勻，使在化學(xué)機(jī)械拋光過程獲得較好的平坦效果。為避免圖形平坦過程中出現(xiàn)侵蝕、凹陷現(xiàn)象，需要保持芯片整體密度的均勻性、一致性。任何影響導(dǎo)線橫截面的工藝都必須小心控制：第一點(diǎn)：寬金屬的侵蝕會(huì)減少其電流承載能力，使金屬線IR-Drop 更加嚴(yán)重，所以控制這一點(diǎn)對(duì)電源網(wǎng)絡(luò)分布至關(guān)重要。第二點(diǎn)：金屬線的侵蝕會(huì)使信號(hào)線的電阻變大，進(jìn)而增加信號(hào)線上的延時(shí)。通常的做法是在版圖布線完成后在標(biāo)準(zhǔn)單元間隙插入填充單元（Filler Cell），填充單元是在標(biāo)準(zhǔn)單元庫中定義的與電路邏輯無關(guān)的填充物。

總結(jié)

以上是生活随笔為你收集整理的数字后端——可制造性设计的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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