今日，從國家知識產(chǎn)權(quán)局官網(wǎng)獲悉，華為公開了一種芯片堆疊封裝及終端設(shè)備專利，申請公布號為CN114287057A，可解決因采用硅通孔技術(shù)而導(dǎo)致的成本高的問題。

專利摘要顯示，該專利涉及半導(dǎo)體技術(shù)領(lǐng)域，其能夠在保證供電需求的同時，解決因采用硅通孔技術(shù)而導(dǎo)致的成本高的問題。

具體來看，該芯片堆疊封裝(01)包括：

設(shè)置于第一走線結(jié)構(gòu)(10)和第二走線結(jié)構(gòu)(20)之間的第一芯片(101)和第二芯片(102)；

所述第一芯片(101)的有源面(S1)面向所述第二芯片(102)的有源面(S2)；第一芯片(101)的有源面(S1)包括第一交疊區(qū)域(A1)和第一非交疊區(qū)域(C1)，第二芯片(102)的有源面(S2)包括第二交疊區(qū)域(A2)和第二非交疊區(qū)域(C2)；

第一交疊區(qū)域(A1)與第二交疊區(qū)域(A2)交疊，第一交疊區(qū)域(A1)和第二交疊區(qū)域(A2)連接；

第一非交疊區(qū)域(C1)與第二走線結(jié)構(gòu)(20)連接；

第二非交疊區(qū)域(C2)與第一走線結(jié)構(gòu)(10)連接。

在前不久的華為2021年年報發(fā)布會上，華為輪值董事長郭平表示，未來華為可能會采用多核結(jié)構(gòu)的芯片設(shè)計方案，以提升芯片性能。同時，采用面積換性能，用堆疊換性能，使得不那么先進的工藝也能持續(xù)讓華為在未來的產(chǎn)品里面，能夠具有競爭力。

值得一提的是，這是華為首次公開確認(rèn)芯片堆疊技術(shù)。也就是說，可以通過增大面積，堆疊的方式來換取更高的性能，實現(xiàn)低工藝制程追趕高性能芯片的競爭力。

總結(jié)

以上是生活随笔為你收集整理的用堆叠换性能！华为芯片堆叠封装专利公开：降低硅通孔技术成本的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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