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00 - 本文內容

• CMOS 中的閂鎖效應（latch-up）的來源
• 具體的避免 latch-up 的方法

01 - 易產生latch-up結構圖解

☆典型的NMOS PMOS結構：

NMOS剖面圖

PMOS剖面圖

☆拼在一起：

☆再畫出里面的產生閂鎖效應的寄生BJT，橫向BJT會導致閂鎖效應，其中R3不一定有。

☆可以畫出導致閂鎖效應的電路圖，一旦這個電路導通就會一直導通：

03 - 什么情況可能觸發latch-up

• 當有電流流入到substrate中，例如ESD事件發生時；
• 當芯片突然上電，NWELL與P-SUB之間的寄生電容產生足夠的電流，當這個電流達到一定程度，可能會引起latch-up;
• 當很多的驅動器同時動作，負載過大使 power 和 gnd 突然變化，也有可能打開 SCR 的一個 BJT。

04 - 如何防止latch-up

• 使用保護環 Guard-ring: P+ ring 環繞 nmos 并接 GND；N+ ring 環繞 pmos 并接 VDD，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止載流子到達 BJT 的基極。如果可能，可再增加兩圈 ring。

• Substrate contact 和 well contact 應盡量靠近 source 端,以降低 Rwell 和 Rsub 的阻值;
• 除在 I/O 處需采取防 Latch-up 的措施外, 凡接 I/O 的內部 mos 也應圈保護環 guard ring;
• 使 nmos 盡量靠近 GND, pmos 盡量靠近 VDD, 保持足夠的距離在 pmos 和 nmos 之間以降低引發 SCR 的可能
• I/O 處盡量不使用 pmos (nwell)

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總結

以上是生活随笔為你收集整理的芯片设计中的latch_Latch-up （闩锁效应）的全部內容，希望文章能夠幫你解決所遇到的問題。

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