------------------------------------

WeChat subscription account：Analog CMOS

------------------------------------

每周分享Analog IC學(xué)習(xí)資料/筆記。關(guān)注獲取。。。。。

00 - 本文內(nèi)容

• CMOS 中的閂鎖效應(yīng)（latch-up）的來(lái)源
• 具體的避免 latch-up 的方法

01 - 易產(chǎn)生latch-up結(jié)構(gòu)圖解

☆典型的NMOS PMOS結(jié)構(gòu)：

NMOS剖面圖

PMOS剖面圖

☆拼在一起：

☆再畫出里面的產(chǎn)生閂鎖效應(yīng)的寄生BJT，橫向BJT會(huì)導(dǎo)致閂鎖效應(yīng)，其中R3不一定有。

☆可以畫出導(dǎo)致閂鎖效應(yīng)的電路圖，一旦這個(gè)電路導(dǎo)通就會(huì)一直導(dǎo)通：

03 - 什么情況可能觸發(fā)latch-up

• 當(dāng)有電流流入到substrate中，例如ESD事件發(fā)生時(shí)；
• 當(dāng)芯片突然上電，NWELL與P-SUB之間的寄生電容產(chǎn)生足夠的電流，當(dāng)這個(gè)電流達(dá)到一定程度，可能會(huì)引起latch-up;
• 當(dāng)很多的驅(qū)動(dòng)器同時(shí)動(dòng)作，負(fù)載過(guò)大使 power 和 gnd 突然變化，也有可能打開 SCR 的一個(gè) BJT。

04 - 如何防止latch-up

• 使用保護(hù)環(huán) Guard-ring: P+ ring 環(huán)繞 nmos 并接 GND；N+ ring 環(huán)繞 pmos 并接 VDD，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止載流子到達(dá) BJT 的基極。如果可能，可再增加兩圈 ring。

• Substrate contact 和 well contact 應(yīng)盡量靠近 source 端,以降低 Rwell 和 Rsub 的阻值;
• 除在 I/O 處需采取防 Latch-up 的措施外, 凡接 I/O 的內(nèi)部 mos 也應(yīng)圈保護(hù)環(huán) guard ring;
• 使 nmos 盡量靠近 GND, pmos 盡量靠近 VDD, 保持足夠的距離在 pmos 和 nmos 之間以降低引發(fā) SCR 的可能
• I/O 處盡量不使用 pmos (nwell)

WX訂閱號(hào)：Analog CMOS

WX訂閱號(hào)：Analog CMOS

WX訂閱號(hào)：Analog CMOS

創(chuàng)作挑戰(zhàn)賽新人創(chuàng)作獎(jiǎng)勵(lì)來(lái)咯，堅(jiān)持創(chuàng)作打卡瓜分現(xiàn)金大獎(jiǎng)

總結(jié)

以上是生活随笔為你收集整理的芯片设计中的latch_Latch-up （闩锁效应）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

如果覺得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。