大俠好，歡迎來到FPGA技術江湖，江湖偌大，相見即是緣分。大俠可以關注FPGA技術江湖，在“闖蕩江湖”、"行俠仗義"欄里獲取其他感興趣的資源，或者一起煮酒言歡。

今天和大俠簡單聊聊使用LativeLink時，DO文件編制步驟，話不多說，上貨。

端午安康

1. 按照LativeLink方式，在QuartusII中點擊[EDA RTL Simulation]或[EDA Gate level Simulation]；

2. 在ModelSim的Sim窗口中，選擇添加下層模塊的信號；

3. 修改信號的顯示格式；

4. 保存信號波形：點擊[File]-[Save Format...]或者點擊存盤圖標，保存為”wave_.do”；

5. 打開LativeLink生成的do文件：點擊[File]-[Open]或點擊“Open”圖標，類型修改為do，打開“_run_msim_gate_verilog.do”或“_run_msim_rtl_verilog.do”；

6. 修改其中的“add wave *”為“do wave_.do”；

7. 另存該do文件：點擊[File]-[Save As...]，另外起名為“f.do”；

8. 在“Transcript”窗口的命令提示符>下試運行該do文件：> do f.do。

前仿時，在QuartusII中修改后，保存后，在ModelSim中運行該do文件即可。

后仿時，代碼部分在QuartusII中修改后，需要重新全編譯；Testbench修改后，保存即可。

END后續會持續更新，帶來Vivado、 ISE、Quartus II 、candence等安裝相關設計教程，學習資源、項目資源、好文推薦等，希望大俠持續關注。大俠們，江湖偌大，繼續闖蕩，愿一切安好，有緣再見！

往期推薦

• FPGA設計中，跨時鐘域問題的處理

• FPGA Quartus II 設計中如何保持信號不被綜合

• 如何將FPGA程序固化到外部Flash存儲器

FPGA技術江湖廣發江湖帖

無廣告純凈模式，給技術交流一片凈土，從初學小白到行業精英業界大佬等，從軍工領域到民用企業等，從通信、圖像處理到人工智能等各個方向應有盡有，QQ微信雙選，FPGA技術江湖打造最純凈最專業的技術交流學習平臺。

FPGA技術江湖微信交流群

加群主微信，備注職業+方向+名字進群

FPGA技術江湖QQ交流群

備注地區+職業+方向+名字進群

總結

以上是生活随笔為你收集整理的怎么修改file文件框的无文件提示_使用LativeLink时，DO文件编制步骤的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。