來自微信公眾號(hào) “數(shù)字芯片實(shí)驗(yàn)室”

時(shí)序分析的一個(gè)重要部分是準(zhǔn)確地指定時(shí)鐘和相關(guān)屬性，例如延遲（latency）和不確定性（uncertainty）。

EDA工具可以分析以下類型的時(shí)鐘信息：

時(shí)鐘網(wǎng)絡(luò)latency和 skew：時(shí)鐘網(wǎng)絡(luò)相對(duì)于時(shí)鐘源的延遲（latency）和

時(shí)鐘網(wǎng)絡(luò)中到達(dá)各個(gè)終點(diǎn)的時(shí)間偏差（skew）。對(duì)于多時(shí)鐘設(shè)計(jì)，還可以指定時(shí)鐘間的偏差。

在生成時(shí)鐘樹之前，一般設(shè)置時(shí)鐘網(wǎng)絡(luò)為ideal

門控時(shí)鐘：門控時(shí)鐘是一個(gè)由門控邏輯（除了簡(jiǎn)單的緩沖器或反相器）控制的時(shí)鐘信號(hào)。

生成時(shí)鐘：生成時(shí)鐘是由另一個(gè)時(shí)鐘信號(hào)產(chǎn)生的，例如分頻器。

創(chuàng)建時(shí)鐘

使用create_clock命令指定設(shè)計(jì)中的所有時(shí)鐘。這個(gè)命令在指定時(shí)鐘源創(chuàng)建時(shí)鐘。時(shí)鐘源 可以在輸入端口（input port）或內(nèi)部引腳（internal pin）。 EDA工具會(huì)自動(dòng)跟蹤時(shí)鐘網(wǎng)絡(luò)到達(dá)其扇出的所有寄存器。

使用create_clock命令創(chuàng)建的時(shí)鐘是理想的。所以在創(chuàng)建時(shí)鐘后，必須準(zhǔn)確地描述時(shí)鐘網(wǎng)絡(luò)以執(zhí)行準(zhǔn)確的時(shí)序分析。

create_clock命令同時(shí)也創(chuàng)建了一個(gè)與時(shí)鐘同名的路徑組（path group）。

在端口C1和CK2上創(chuàng)建時(shí)鐘周期為10，上升沿為2，下降沿為4：

create_clock -period 10 -waveform {2 4} {C1 CK2}

EDA工具通常支持分析多個(gè)時(shí)鐘設(shè)計(jì)。使用create_clock命令的-add選項(xiàng)在同一端口或引腳上定義多個(gè)時(shí)鐘。

創(chuàng)建虛擬時(shí)鐘

可以使用create_clock命令為外部時(shí)鐘器件定義虛擬時(shí)鐘（Virtual Clock）。 虛擬時(shí)鐘在當(dāng)前設(shè)計(jì)中沒有實(shí)際時(shí)鐘源，但可以使用它來設(shè)置輸入或輸出延遲。

要?jiǎng)?chuàng)建名為vclk的虛擬時(shí)鐘

create_clock -period 8 -name vclk -waveform {2 5}

選擇時(shí)鐘對(duì)象

get_clocks命令選擇時(shí)鐘，例如，report周期小于等于5的時(shí)鐘PHI1*的屬性

report_clock [get_clocks -filter “period <= 5.0” PHI1 * ]

將命令應(yīng)用于所有時(shí)鐘

all_clocks命令等同于get_clocks *命令。該命令返回所有時(shí)鐘對(duì)象的集合。 例如，

set_max_time_borrow 0 [all_clocks]

刪除時(shí)鐘對(duì)象

可以使用remove_clock命令刪除時(shí)鐘對(duì)象。例如，

remove_clock [get_clocks CLKB *]

要?jiǎng)h除所有時(shí)鐘：

remove_clock –all

reset_design命令除了刪除時(shí)鐘還刪除了其他信息。

總結(jié)

以上是生活随笔為你收集整理的数字时钟设计verilog_数字IC设计基本概念之创建时钟的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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