http://bbs.ednchina.com/BLOG_ARTICLE_3007977.HTM

http://quartushelp.altera.com/11.1/mergedProjects/msgs/msgs/esgn_tri_state_partition.htm

增量編譯主要有兩個工具：Design Partition和Logiclock

Design Partition只是將設計進行“邏輯分區”，直白點說就是將我們的設計分成N個小的模塊，每個模塊有著單獨的邏輯和功能，它告訴編譯器，這部分邏輯是一個分區A，那部分邏輯是另一個分區B，在進行這樣的分區之后，編譯器在整個工程的綜合、布局布線上面并不會有什么太大的變化，這個邏輯上的分區只是用來讓用戶清楚，哪部分邏輯是分區A的，哪部分邏輯是分區B的。之后用戶就可通過設定A、B分區的屬性類型來告訴編譯器，哪部分已經不需要重新綜合、布局布線了；哪部分已經修改了，需要重新進行綜合等等。

由于在FPGA內部上不包括內部三態邏輯，故不推薦在FPGA設計中使用內部三態信號，如果在分區邊界使用，軟件則無能為力，除非直接接到頂層IO引腳上。

?什么是內部三態信號？http://www.cs.umd.edu/class/sum2003/cmsc311/Notes/CompOrg/tristate.html? 個人理解就是verilog中的 inout

“傳統標準單元ASIC器件的內部總線支持各種內部模塊和外部器件之間的通信。采用內
部三態總線并不是良好的設計習慣，因此三態功能僅在I/O級實現。
如果您的代碼含有內部三態觸發，Quartus II使用多路選擇器來實現它。但是，如果您
的設計含有多個分區（Design Partition），采用增量式編譯后，由于分區內邏輯不可視，
Quartus II軟件可能無法得出正確的多路選擇器邏輯。因此，不采用內部三態總線是良
好的設計習慣。Altera FPGA通過I/O接口支持三態總線，實現與各種板上器件的通信。”

?

而我們來看看LogicLock的作用，是對設計進行“物理分區”，更準確的說，它是對目標器件（device）進行“物理分區”，然后將邏輯上的功能模塊分配到一定的分區內。也就是說，我們先對目標器件進行物理區域劃分，把它分成幾個“地盤”，然后選擇一個邏輯功能模塊分配到某個“地盤”里，告訴編譯器，以后這部分邏輯功能就只能在這個“地盤”里面布局布線了。同樣的，用戶可以對各個模塊進行屬性上的設定，告訴編譯器以什么樣的形式在“地盤”里面進行布局布線。

轉載于:https://www.cnblogs.com/Jezze/archive/2012/10/11/2719457.html

總結

以上是生活随笔為你收集整理的Quaruts II 增量编译的全部內容，希望文章能夠幫你解決所遇到的問題。

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