在學習別人的Verilog代碼時，常常會遇到人家設置好的IP核，但是自己要用.v文件看，非常麻煩。百度了很多也沒有滿意的結果，最后終于找到了方法，現貼出來，希望可以解決很多跟我有同樣困惑的同學

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比如例化一個PLL時鐘的IP核。
采用圖形化界面，則為：
首先，選擇PLL的IP核

然后，進行參數選擇

選擇完畢后，生成.xco文件，用于圖形化顯示

這時如果雙擊小燈泡，會出現與上圖相同的結果。

然后將其用.v文件顯示在hierarchy里面
選擇add source-example design里的以及外部的部分v文件（簡單粗暴來講，可以全選，它會自動選擇是否能加上）
當然在上傳之后要記得將小燈泡文件remove，否則會因為功能重復而添加不上

由圖可以看到，小燈泡已經不見了，已經看不到圖形化界面了，對于配置IP核來說很不直觀，因此進行下一步操作。
點擊tools-core generator，可以看到運行提示

根據提示添加文件，現在就能看到之前添加文件時怎么也找不到的.xco文件

選擇打開后，就又能看到小燈泡啦

雙擊打開，就能看到詳細配置了。

運行別人的程序總是有無窮的問題，歡迎大家一起討論學習，如果有更好的辦法歡迎留言！

總結

以上是生活随笔為你收集整理的ISE中显示IP核的图形化界面的全部內容，希望文章能夠幫你解決所遇到的問題。

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