原標題：【技術干貨】進行精準的PCIe 4.0時鐘抖動測量

隨著數(shù)據(jù)傳輸速率的提升，相關標準也變得越加嚴苛。PCI-Express標準亦呈現(xiàn)了此趨勢，從PCIe Gen3.1的抖動要求為1.0ps RMS開始，到PCIe Gen4.0時，其抖動要求已降為0.5ps RMS。因此，Silicon Labs(亦稱芯科科技)最新推出的Si522xx系列頻率產生器和Si532xx緩沖器旨在滿足并超越PCIe Gen 4.0標準要求，以協(xié)助開發(fā)人員設計出市場前沿的產品，占得先機。

本篇技術應用文章主要討論在時域中量測PCIe Gen 4.0時所發(fā)生的問題及因應之道。遵循應用說明中建議的方法執(zhí)行將可獲得準確的時域結果。本應用的原理可應用于大多數(shù)頻率式時序解決方案的時域抖動量測，包括PCIe Gen1/2/3量測。

時鐘抖動測量三大關鍵點：

Silicon Labs PCIe 頻率抖動工具是一款易于使用的 PCIe 抖動量測軟件。

在進行以時間為基礎的抖動量測時，即使是最好的示波器也會產生一些噪聲。

您可使用以相位噪聲為基礎的量測來對時域抖動量測進行相關校正。

簡介

相較于先前的Gen 3.1所要求的1.0 ps rms，PCIe Gen 4.0對于時間抖動的要求是更具挑戰(zhàn)性的0.5 ps rms。這種嚴格的抖動要求需同時提升PCIe頻率源效能并減少測試設備的抖動量。您可能無法改善測試設備，而在這種情況下，即須確定示波器的抖動，然后從數(shù)學方法上著手，進而產生校正和準確的待測裝置(DUT)量測值。截至撰寫本文時，即使是最佳質量的示波器也會為量測結果加入過多的抖動。因此，本應用說明中將介紹第二種方法，即確定示波器抖動并從量測結果中扣除，以盡可能得到準確值。

由于量測過程中存在必須扣除的輸入放大器噪聲及A/D頻率量化噪聲，所以示波器將會引入噪聲誤差。必須牢記的是，量化噪聲會受到輸入壓擺率的影響，需依每個輸入壓擺率來分析示波器噪聲的特性，例如在分析具有不同效能的DUT時。此外，還須完全優(yōu)化示波器設定。最后，硬件也必須完全優(yōu)化，其包括印刷電路板、布局、終端方法、電纜長度比對和電源噪聲濾波等。

我們所建議的最佳方法，首先是使用相位噪聲分析儀PNA來量測DUT。在范例中，我們將使用Keysight E5052。由于PNA不會鎖定具有大型調變的訊號，因此必須關閉DUT展頻功能。然后透過高速/低噪聲數(shù)字儲存示波器(DSO)量測DUT時域抖動。在范例中，我們將使用Agilent DSA90804，同時亦關閉展頻。從這些結果中，再使用減去方形的路徑計算出示波器抖動。最后，在展頻開啟的情況下量測DUT的時域抖動，并使用RSS減法方法再次計算最終的DUT抖動。

PCIe時鐘時序方案、抖動量測和校正方法

PCIe具有兩種不同的時鐘架構，基本上是共享時鐘或獨立時鐘方案。第一種稱為共享時鐘架構，其中發(fā)送側和接收側會共享相同的時脈(請參閱圖2.1共享時鐘架構)。第二個時鐘架構涉及兩個獨立的時鐘，稱為「沒有展頻的獨立RefClk」(SRNS)或「具有獨立展頻時鐘的獨立RefClk」(SRIS)，其中發(fā)送側和接收側將使用單獨的參考時鐘(請參閱圖2.2 SRNS/SRIS時鐘架構)。

圖2.1.共享時鐘架構圖2.2. SRNS/SRIS時鐘架構

在時鐘和數(shù)據(jù)重新計時部分，CDR在兩種時序架構中均包括低通濾波器功能。CDR濾波器將追蹤低頻并提供正確的時鐘和數(shù)據(jù)校準，但如果普遍導致眼圖閉合，則高頻率將會通過。兩者之間的關鍵區(qū)別，在于共享時鐘架構中的噪聲是發(fā)送和接收PLL BW差異的函數(shù)。而在SRNS/SRIS方案中，參考時鐘彼此獨立，并鑒于其主要抖動為隨機發(fā)生，則其對系統(tǒng)的組合影響是個別項的和方根，而導致產生較高的整體抖動–這時可能需要時鐘噪聲較低的解決方案。SRNS/SRIS亦需校正發(fā)送側和接收側之間時鐘準確度的差異，如此能降低延遲效能。SRNS/SRIS方法的優(yōu)點在于其不依賴于時鐘共享，也因此不依賴于時鐘傳輸，進而簡化了設計，例如當接收和發(fā)送部分處于實際上不同的位置時。

值得注意的是，由于各種PCIe H1、H2和H3的要求和定義，共存在64種不同的濾波器組合方案。計算這些(甚至單個方案)可能很費力。為了緩解這種情況，Silicon Labs提供了一個PCIe時鐘抖動工具來大幅簡化此任務，并可分析相位噪聲量測或時域量測。本應用說明及PCIe時鐘抖動工具，應運用于正確地量測和確定PCIe參考時鐘和緩沖區(qū)抖動。

量測PCIe抖動時使用的兩種方法是時域和相域，每種方法均各有優(yōu)缺點，但在組合時可以提供高度準確的結果。相位噪聲量測被認為是在量測低噪聲時鐘源(如晶體式振蕩器TCXO和OCXO)時使用的最準確工具。但缺點是PCIe參考時鐘相位噪聲僅能在關閉展頻功能時量測。

而時域示波器的優(yōu)點，則是不論在關閉或開啟展頻時均可量測抖動。時域量測的問題是具有相對較高的儀器噪聲基準，大約為-140至-145 dBc(PNA為-170至-180 dBc)。在量測低噪聲時鐘時，此示波器效能會限制抖動準確度。

然而，若先在關閉SSC的情況下收集相位噪聲數(shù)據(jù)，然后關閉SSC進行時域量測，然后在SSC開啟的情況下重復時域量測，即可提供高準確度的PCIe時鐘抖動。之后可透過PCIE時鐘抖動工具輕松執(zhí)行收集的數(shù)據(jù)，最后使用RSS減法來校正DSO噪聲，進而達到準確的抖動量測。

2.1相位噪聲量測

應用特定的相位噪聲測試設備具有極低的噪聲基準，使其成為量測低相位噪聲裝置(如晶體式振蕩器)的選擇。在范例中，我們將使用Keysight E5052B。相位噪聲是在一系列偏移上量測，下例為對100.000 MHz PCIe參考時鐘的100 Hz至40 MHz偏移。在此范例中，相位抖動在12 kHz至20 MHz之間積分，得到的結果為242.895 fs。數(shù)據(jù)可儲存為CSV檔案，然后可使用Silicon LabsPhase噪聲對抖動計算器(https://www.silabs.com/tools/pages/phase-noise-jitter-calculator.aspx)計算出任何積分頻帶上的未濾波相位抖動或使用Silicon Labs PCIe抖動工具(https://www.silabs.com/products/timing/pci-express-learning-center)計算出PCIe濾波相位抖動。應注意的是，PCIe時鐘抖動工具會預期PNA .csv檔案是從10 kHz擴展至50 MHz，因為這是PCI-SIG規(guī)定的積分范圍。使用者必須確保.csv檔案中包含此范圍，并在必要時進行外推。

圖2.3. PCIe時鐘相位噪聲圖

相位噪聲以偏移范圍的約0.2%增量進行量測。針對這些離散頻率區(qū)間中的每一個計算相位噪聲功率，得到bin值。bin值是僅在沒有相位信息的情況下的振幅值，而快速傅立葉變換(FFT，時域量測的平移)將會包含振幅和相位(請參見下圖)。應注意的是，僅以相位雜訊為基礎的振幅I A’ - F’ I的積分會始終大于以等效時域為基礎的振幅加相位量測I A – F I。因此，以相位噪聲為基礎的抖動測量(僅量測振幅)是量測時鐘抖動時使用的保守且合法的方法。

圖2.4.抖動分析

PCIe時鐘抖動工具可提供所需的抖動值，將適當?shù)腜CIe濾波器應用于以相位噪聲為基礎的量測。下面是將各種Gen 4.0濾波器應用于Si52204-A01AGM參考時鐘的范例，其中使用了相位噪聲量測和Silicon Labs PCIe時鐘抖動工具。PCIe時鐘抖動工具也可以計算應用了GEN 4.0濾波器的時域抖動。

2.2示波器噪聲量測和校正

在展頻開啟的情況下，您需使用數(shù)字示波器(DSO)來量測PCIe參考時鐘上的抖動，但是示波器噪聲可能達到-142 dBc的量級，遠高于現(xiàn)今時鐘產生器和緩沖器的效能。在停用展頻功能的情況下量測PCIe參考時鐘，即可使用上一節(jié)中描述的相位抖動量測來校正DSO的噪聲。下面的等式用于計算DSO的抖動噪聲。

JDSO =平方根(JDSO_展頻關閉2 – J相位噪聲2)

公式1。DSO噪聲公式

在進行量測后，使用下面的公式來校正開啟展頻的PCIe時鐘抖動：

JPCIe時鐘=平方根(JDSO_展頻開啟2 – JDSO2)

公式2。PCIe時鐘校正公式

應注意的是，DSO附加噪聲由兩個因素支配：輸入放大器噪聲和A/D的取樣時鐘抖動。DSO的A/D取樣時鐘抖動近似不變；然而，輸入放大的噪聲依賴于壓擺率，因此也取決于設定和DUT。應用使用-負載、終止長度等。-必須盡可能接近實際使用條件進行復制，且須量測感興趣的DUT。如需比較具有各種輸出壓擺率的裝置，則需量測JDSO_展頻關閉，并針對每個壓擺率/測試條件計算JDSO。建議不要將單一JDSO值用于各種裝置和測試條件。下面的等式并非用于量測或確定DSO抖動，而是用于展示DSO主導的噪聲促成因素。

DSO抖動=平方根(放大器噪聲2(取決于輸入壓擺率) + A/D取樣時鐘抖動2)

公式3。主導DSO噪聲貢獻者

2.3抖動校正范例

以下是校正的PCIe時鐘抖動量測的范例

第一步是在展頻關閉的情況下量測DUT的相位噪聲，在本例中的結果如圖2.3 PCIe時鐘相位噪聲圖中所示。相位噪聲結果亦儲存為csv檔案，并在使用PCIe時鐘抖動工具時匯入。圖2.5以相位噪聲量測為基礎的濾波和未濾波抖動，展頻關閉顯示H1和H2濾波器組合之一的未濾波和PCIe濾波的抖動結果，對比于以相位噪聲為基礎的量測的偏移頻率的結果。此濾波器組合已知會根據(jù)DSO結果產生最壞情況下的SSon抖動值。

圖2.5.以相位噪聲量測為基礎的濾波和未濾波抖動，展頻關閉

然后使用DSO量測DUT，在本例中使用Keysight DSA90804A。PCIe時鐘抖動工具用于計算PCIe濾波的抖動，結果如下圖所示。

圖2.6.以DSO量測為基礎的濾波和未濾波相位噪聲，展頻關閉

當選擇4 MHz/2 dB，5 MHz/0.1 dB濾波器時，以相位噪聲為基礎的量測結果為0.05 ps rms。

當選擇4 MHz/2 dB，5 MHz/0.1 dB濾波器時，以DSO為基礎的量測結果為0.28 ps rms。

使用下面的公式，確定DSO示波器噪聲為0.27 ps rms。

DSO抖動=平方根(0.282 – 0.052)= 0.27 ps

啟用DUT展頻功能并進行DSO量測。下圖顯示使用PCIe時鐘抖動工具時濾波和未濾波的相位噪聲與頻率的關系。

圖2.7.以DSO量測為基礎的濾波和未濾波抖動，展頻開啟

對于4 MHz/2 dB，5 MHz/0.1 dB濾波器，以DSO量測為基礎并啟用展頻的DUT PCIe參考時鐘得到的最差情況為0.39 ps rms。使用相同濾波器組合的0.27 ps校正因子和下面公式，將可得到0.28 ps的實際DUT效能。

正確的DUT抖動=平方根(0.392 – 0.272) = 0.28 ps

下圖顯示的范例是使用相同的4 MHz/2 dB，5 MHz/0.1 dB濾波器(符合KeysightDSA90804A DSO規(guī)格)，-143 dBc噪聲基準產生0.27 ps rms的積分抖動。

圖2.8.濾波和未濾波的DSO抖動

此范例顯示390 fs的未校正DUT效能與280 fs的校正值。此差異可能導致錯誤故障，建議在進行GEN 4.0量測時使用DSO噪聲校正。這項相同的校正方法可應用于任何高效能時鐘量測。

結論

在以下情況下，將可獲得最準確的時域抖動量測結果：

優(yōu)化硬件配置。

優(yōu)化測試設備設定。

在展頻關閉的情況下量測相位噪聲，并根據(jù)需要將估計的讀數(shù)加至 50 MHz 偏移。

在關閉展頻的情況下，使用適當?shù)?DUT 壓擺率加負載來量測時域抖動。

在開啟展頻的情況下，使用適當?shù)?DUT 壓擺率加負載來量測時域抖動。

由 RSS 減去步驟 3 和 4 的結果，計算出測試設備所產生的噪聲。

由 RSS 減去步驟 5 和 6 的結果，計算出 DUT 效能。

如果您對本文件中說明的信息有任何疑問，請聯(lián)絡支持部門：https://www.silabs.com/support。

若要下載Silicon LabsPCIe時鐘抖動工具，請參閱網站：https://www.silabs.com/products/timing/pci-express-learning-center返回搜狐，查看更多

責任編輯：

總結

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