時鐘偏斜（clock skew）

時鐘偏斜（偏移）是因為布線長度和負載不同，導致同一時鐘上升沿到不同觸發(fā)器的時間不同。這一時間差，即為時鐘偏移。

時鐘偏斜可能導致時序違例（本文直接粘貼了參考博客中的示意圖）

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可以看出，同一時鐘上升沿，到達D1和D2的時間不同。

如果時鐘傾斜變大，可能導致保持時間不滿足，導致保持時間違例；（數(shù)據傳輸時間不變，本來滿足STA分析，不會出現(xiàn)問題。但是時鐘傾斜變大，當前時鐘上升沿來臨變晚，導致保持時間不在滿足）

如果時鐘傾斜變小，可能導致建立時間不滿足，即建立時間違例。（數(shù)據傳輸時間不變，本來滿足STA分析，不會出現(xiàn)問題。但是時鐘傾斜變小，下一時鐘上升沿來臨變早，導致建立時間不在滿足）

時鐘抖動(clock Jitter)

時鐘抖動是指同一時鐘，相鄰周期間時間不一致的現(xiàn)象。這一誤差來源于時鐘自身（如：晶振、PLL電路的偏差），與噪聲、干擾以及電源變化有關。（抖動還可能出現(xiàn)在同一周期間，表現(xiàn)為占空比的改變，稱為半周期抖動），綜上：可以認為時鐘抖動是時鐘信號本身在傳輸過程中的一些偶然和不定的變化之總和。

時鐘抖動可能導致時序違例。

可以看出，時鐘抖動可能導致時鐘上升沿比期望值來的更早或更晚。

更早可能導致建立時間不滿足，導致建立時間違例；更晚可能導致保持時間不滿足，導致保持時間違例。

信號完整性

信號完整性對時序產生影響:

• 串擾會影響微帶線傳播延遲；
• 反射會造成數(shù)據信號在邏輯門限附近波動，從而影響最大/最小飛行時間；
• 時鐘走線的干擾會造成一定的時鐘偏移。

有些誤差或不確定因素是仿真中無法預見的，設計者只有通過周密的思考和實際經驗的積累來逐步提高系統(tǒng)設計的水平。

參考

數(shù)字電路時鐘問題——Jitter與Skew區(qū)別

總結

以上是生活随笔為你收集整理的FPGA笔试面试专题——时钟偏斜（skew）与抖动（Jitter）的全部內容，希望文章能夠幫你解決所遇到的問題。

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