時鐘抖動（Clock Jitter）和時鐘偏斜（Clock Skew）

直通? 200頁+ FPGA/IC秋招面試筆試題

文章目錄

• • 1、時鐘抖動（Clock Jitter）
  • 2、時鐘偏斜（Clock Skew）
  • 3、時鐘抖動和時鐘偏斜的區(qū)別

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1、時鐘抖動（Clock Jitter）

??時鐘抖動指的在某一個給定的點上時鐘周期發(fā)生短暫性變化，使得時鐘周期在不同的周期上可能加長或者縮短。（兩個時鐘周期存在差值，是時鐘發(fā)生器內(nèi)部產(chǎn)生的，和晶振或者PLL內(nèi)部電路有關(guān)，布線對其沒有影響）；它是頻率上的不確定。

??時鐘邊沿的變化不可能總是理想的瞬變，它總會有一個從高到低或者從低到高的變化過程；這就導(dǎo)致某一個給定的點上時鐘周期發(fā)生短暫性變化，使得時鐘周期在不同的周期上可能加長或者縮短，產(chǎn)生時鐘抖動。
??參考之前的建立時間與保持時間，嚴(yán)格的說建立時間應(yīng)該是Tsu+T1，保持時間應(yīng)該是Th+T1。

??時鐘頻率具有隨環(huán)境溫度變化的特性。理想的方波是不存在的，在不影響系統(tǒng)性能的情況下，允許時鐘周期在一個很小的時間范圍內(nèi)變化（這個變化的范圍往往是微乎其微，有的甚至可以不去考慮）。時鐘抖動是源時鐘的不確定性因素之一。
如下圖所示：
時鐘抖動（Clock Jitter） = T2 - T1。

它是頻率上的不確定：（不同的周期有所差異）

2、時鐘偏斜（Clock Skew）

??時鐘偏斜，由于布線長度以及負(fù)載不同引起的，導(dǎo)致同一個時鐘信號到達(dá)相鄰兩個時序單元的時間不一致。（同樣的時鐘產(chǎn)生的多個子時鐘之間的延時差異），（同一時鐘信號到達(dá)兩個不同寄存器之間的時間差值）（相位上的不確定）。

時序分析的起點是源寄存器（Reg1），終點是目的寄存器（reg2）。
如上圖所示Clk_in為PLL或者源時鐘產(chǎn)生的時鐘。Clk_in經(jīng)過Tc2s到達(dá)源寄存器Reg1、經(jīng)過Tc2d到達(dá)目的寄存器Reg2。時序圖如下所示：

時鐘偏斜（Clock Skew）= Tc2d - Tc2s。

它是相位上的不確定：（下圖分別為Clk_in到Reg1和Reg2的時鐘信號，同一個時鐘信號到達(dá)相鄰兩個時序單元的時間不一致）

3、時鐘抖動和時鐘偏斜的區(qū)別

??時鐘抖動（Clock Jitter）是在時鐘發(fā)生器內(nèi)部產(chǎn)生的，和晶振或者PLL內(nèi)部電路有關(guān)，布線對其沒有影響；它是頻率上的不確定。
??時鐘偏斜（Clock Skew）是由不同布線長度導(dǎo)致的不同路徑的時鐘上升沿到來的時延不同；它是相位上為不確定。

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總結(jié)

以上是生活随笔為你收集整理的时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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