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pmos,nmos寬長(zhǎng)比https://blog.csdn.net/qq_34070723/article/details/89291200

cmos寬長(zhǎng)比：

1.CMOS的寬長(zhǎng)比
關(guān)于COMS原理及結(jié)構(gòu)圖可以參考[1]COMS原理及門電路設(shè)計(jì).

柵在源漏方向的長(zhǎng)度稱作柵的長(zhǎng)L，垂直方向稱為柵的寬W，如圖1中NMOS的版圖。

圖1
以MOS管的倒向器為例，其PMOS與NMOS的寬長(zhǎng)比滿足公式：

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其中uN與uP指相應(yīng)的載流子遷移率，倒向器的載流子遷移率中若uN/uP=2.5即PMOS的寬長(zhǎng)比是NMOS的2.5倍.（圖2.15中是看不出來(lái)的），事實(shí)上寬長(zhǎng)比涉及的公式比較多，但作為設(shè)計(jì)工程師只需要理解到我說(shuō)的就可以了。

圖2.16中的與非門中，根據(jù)頻率要求和有關(guān)參數(shù)計(jì)算獲得等效倒相器的NMOS和PMOS的寬長(zhǎng)比和，考慮到M3和M4是串聯(lián)結(jié)構(gòu)，為保持下降時(shí)間不變（倒向器的電阻不變），M3和M4的等效電阻必須縮小一半，即它們的寬長(zhǎng)比必須比倒相器中的NMOS的寬長(zhǎng)比增加一倍（等效電阻與寬長(zhǎng)比成反比），由此得到，而M1和M2是并聯(lián)，寬長(zhǎng)比卻不是變?yōu)橐话?#xff0c;原因是并聯(lián)的只要一個(gè)導(dǎo)通其的電阻就和倒向器的一樣了，所以是。同理，或非門的M1，M2是2倍，M3，M4是1倍[2]。

問(wèn)題：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長(zhǎng)比要比 N 管的寬長(zhǎng)比大?
和載流子有關(guān)， P 管是空穴導(dǎo)電， N 管是電子導(dǎo)電， 電子的遷移率大于空穴， 同樣的電場(chǎng)下， N 管的電流大于 P 管， 因此要增大 P 管的寬長(zhǎng)比， 使之對(duì)稱， 這樣才能使得兩者上升時(shí)間下降時(shí)間相等、 高低電平的噪聲容限一樣、 充電放電的時(shí)間相等。
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一、OD門介紹

OC（Open Collector）門，又稱集電極開(kāi)路，OD（Open Drain）漏極開(kāi)路，通過(guò)名稱就可以判斷，OC門是針對(duì)三極管來(lái)說(shuō)的，而OD門是針對(duì)MOS管而言的。

管子的柵極和輸入連接，源極接公共端，漏極懸空（開(kāi)路）什么也沒(méi)有接，因此使用時(shí)需要接一個(gè)適當(dāng)阻值的電阻到電源，才能使這個(gè)管子正常工作，這個(gè)電阻就叫上拉電阻。

線與邏輯：即兩個(gè)輸出端（包括兩個(gè)以上）直接互連就可以實(shí)現(xiàn)“AND”的邏輯功能。

通常CMOS門電路都有反相器作為輸出緩沖電路，如上圖所示，如果將兩個(gè)CMOS與非門G1和G2的輸出端連接在一起，并設(shè)G1的輸出處于高電平，TN1截止，TP1導(dǎo)通；而G2的輸出處于低電平，TN2導(dǎo)通，TP2截止，這樣從G1的TP1端到G2的TN2端將形成一低阻通路，從而產(chǎn)生很大的電流，很有可能導(dǎo)致器件的損毀，并且無(wú)法確定輸出是高電平還是低電平。

? ? ? 漏極開(kāi)路門（OD門）是指CMOS門電路的輸出只有NMOS管，并且它的漏極是開(kāi)路的。使用OD門時(shí)必須在漏極和電源VDD之間外接一個(gè)上拉電阻（pull-up resister）RP。如圖2所示為兩個(gè)OD與非門實(shí)現(xiàn)線與，將兩個(gè)門電路輸出端接在一起，通過(guò)上拉電阻接電源。

可以看出，OD門就是將反相器的上面的pmos管拿掉了而已。任何一個(gè)nmos管導(dǎo)通，L電平被拉低，L=0;

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當(dāng)兩個(gè)與非門的輸出全為1時(shí)，輸出為1；只要其中一個(gè)輸出為0，則輸出為0，所以該電路符合與邏輯功能，即L=(AB)'(CD)'。

上拉電阻對(duì)OD門動(dòng)態(tài)性能的影響：

　　當(dāng)其他門電路作為OD門的負(fù)載時(shí)，OD門稱為驅(qū)動(dòng)門，其后所接的門電路稱為負(fù)載門。由于驅(qū)動(dòng)門的輸出電容、負(fù)載門的輸入電容以及接線電容的存在，上拉電阻勢(shì)必影響OD門的開(kāi)關(guān)速度，RP的值越小，負(fù)載電容的充電時(shí)間常數(shù)也越小，因而開(kāi)關(guān)速度越快。但上拉電阻不能任意的減小，它必須保證OD門輸出端的電流不能超過(guò)允許的最大值IOL(max)。對(duì)于74HC/74HCT系列CMOS電路，IOL(max)=4 mA，因此RP必須大于VDD/IOL(max)=5 V/4 mA = 1.25kΩ?。與普通CMOS電路相比，RP的值比PMOS管導(dǎo)通電阻大，因而，OD門從低電平到高電平的轉(zhuǎn)換速度比普通CMOS門慢。

二、OD門應(yīng)用

OD門：為了滿足輸出電平的轉(zhuǎn)換，吸收大負(fù)載電流（上拉電阻作用）以及線與邏輯，將MOS改為漏極開(kāi)路。

1）OD輸出的與非門結(jié)構(gòu)圖如下：
OD門工作必須接上拉電阻RL到電源上。

2）可以將多個(gè)OD門輸出端直接相連，實(shí)現(xiàn)線與邏輯，即將輸出并聯(lián)使用，可以實(shí)現(xiàn)線與或用作電平轉(zhuǎn)換和驅(qū)動(dòng)。

如下圖所示：
Y1、Y2中任何一個(gè)為低電平，輸出都為低電平，同時(shí)為高時(shí)，輸出才為高電平。?

三、傳輸門

CMOS傳輸門：利用P溝道MOS管和N溝道MOS管互補(bǔ)的特性連接如下圖

T1是N溝道增強(qiáng)型MOS管，T2是P溝道增強(qiáng)型MOS管。T1和T2的源極和漏極分別相連作為傳輸門的輸入端和輸出端。C和C’是互補(bǔ)的控制信號(hào)。

?CMOS傳輸門的應(yīng)用：
1）傳輸門和反相器構(gòu)成異或門電路：

A=1，B=0，TG1截止，TG2導(dǎo)通，Y=B’=1
A=0，B=1，TG1導(dǎo)通，TG2截止，Y=B=1
A=0，B=0，TG1導(dǎo)通，TG2截止，Y=B=0
A=1，B=1，TG1截止，TG2導(dǎo)通，Y=B‘=0

2）D鎖存器和觸發(fā)器

基于RS鎖存器的D鎖存器：圖4.4-4中相對(duì)于同步RS鎖存器就是把輸入連在一起成為D，同樣clk高電平期間輸出Q=D，clk低電平輸出保持；缺點(diǎn)就是在clk高電平期間輸入的任何變化都會(huì)被輸出， 可能造成一個(gè)時(shí)鐘周期內(nèi)鎖存器的輸出狀態(tài)多次翻轉(zhuǎn)， 即 “空翻” 問(wèn)題。

傳輸門結(jié)構(gòu)的D鎖存器：圖4.4-5的D鎖存器功能與圖4.4-4相同，但電路結(jié)構(gòu)簡(jiǎn)單，所需器件少，因而在數(shù)字集成電路設(shè)計(jì)中使用較多。當(dāng)clk高電平期間，上面的傳輸門導(dǎo)通，下面的的傳輸門斷開(kāi)， 輸人信號(hào) D 被傳送到輸出端； 當(dāng)clk低電平期間， 上面的傳輸門斷開(kāi)， 下面的傳輸門導(dǎo)通， 交叉耦合反相器構(gòu)成雙穩(wěn)態(tài)電路保持電路狀態(tài)， 而輸入信號(hào)D同輸出端隔離。
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? ? ? ?為了解決鎖存器 “空翻” 的問(wèn)題， 可以采用主從結(jié)構(gòu)的觸發(fā)器 ， 通過(guò)將兩個(gè)鎖存器串聯(lián)在一起， 分別用兩個(gè)反相時(shí)鐘控制 ， 觸發(fā)器在時(shí)鐘有效沿的短期時(shí)間 “ 窗口” 采樣數(shù)據(jù)。

? ? ? ?圖 4.4-6 中所示為基于傳輸門結(jié)構(gòu)的 D 觸發(fā)器， 由兩個(gè)圖 4.4-5 中所示的 D 鎖存器構(gòu)成 ， 前一個(gè)為主鎖存器， 時(shí)鐘低電平期間為透明，而后一個(gè)為從鎖存器 ， 時(shí)鐘高電平期間為透明， 即兩者時(shí)鐘反相。clk低電平期間，TG1和TG4導(dǎo)通，輸入信號(hào)D傳到A，clk變?yōu)楦唠娖綍r(shí)，TG2和TG3導(dǎo)通，從A傳到輸出Q，因此該觸發(fā)器可以?，在時(shí)鐘的上升沿采樣數(shù)據(jù)， 并在整個(gè)時(shí)鐘周期內(nèi)保持?jǐn)?shù)據(jù)， 即保證了輸出在一個(gè)時(shí)鐘周期內(nèi)只能變化一次， 避免了鎖存器的 “ 空翻” 現(xiàn)象。
? ? ? ?為了保證觸發(fā)器能夠采樣到正確的輸入數(shù)據(jù)， 必須使得輸入數(shù)據(jù) D 在時(shí)鐘有效沿到來(lái)之前和之后的一段時(shí)間內(nèi)都保持穩(wěn)定， 這兩段時(shí)間分別定義為觸發(fā)器的建立時(shí)間和保持時(shí)間，在圖 4.4-7 中為ts和tn。 此外， 時(shí)鐘有效沿到來(lái)后一段時(shí)間， 觸發(fā)器輸出采樣數(shù)據(jù)， 這個(gè)時(shí)間定義為觸發(fā)器的延遲時(shí)間， 圖 4.4-7 中為tp。在圖 4.4-6 中為經(jīng)過(guò)傳輸門 TG3 和反相器到輸出端 Q 的延遲。 這三個(gè)時(shí)間為觸發(fā)器的主要時(shí)序參數(shù)。

鎖存器（latch） 和觸發(fā)器（flip-flop） 區(qū)別？
電平敏感的存儲(chǔ)器件稱為鎖存器。 可分為高電平鎖存器和低電平鎖存器， 用于不同時(shí)鐘之間的信號(hào)同步。
邊沿敏感的是觸發(fā)器。?分為上升沿觸發(fā)和下降沿觸發(fā)。可以認(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。 前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間。

傳輸門構(gòu)成鎖存器：

四、 三態(tài)門

1）高阻態(tài)：
三態(tài)門除了高低電平，還有第三個(gè)狀態(tài)——高阻態(tài)。
高阻態(tài)：電路的一種輸出狀態(tài)，既不是高電平也不是低電平，如果高阻態(tài)再輸入下一級(jí)電路的話，對(duì)下級(jí)電路無(wú)任何影響，可以理解為斷路，不被任何東西所驅(qū)動(dòng)，也不驅(qū)動(dòng)任何東西。

三態(tài)門常用在IC的輸出端，也稱為輸出緩沖器

2）下圖是CMOS三態(tài)輸出反相器的結(jié)構(gòu)：

當(dāng)EN’=0時(shí)，Y=A’：
A=1,G4、G5的輸出為高電平，T1截止、T2導(dǎo)通，Y=0;
A=0,G4、G5的輸出為低電平，T1導(dǎo)通、T2截止，Y=1;
當(dāng)EN’=1時(shí)，不管A為高低狀態(tài)，G4輸出高電平，G5輸出低電平，T1和T2同時(shí)截止，輸出呈現(xiàn)高阻態(tài)。

3）三態(tài)門的應(yīng)用：
減少各單元之間的連線數(shù)目：

數(shù)據(jù)的雙向傳輸：

4）還有幾種常見(jiàn)的三門結(jié)構(gòu)：

圖一：
三態(tài)非門，當(dāng)~ EN為1時(shí)，最上面的PMOS和最下面的NMOS管截止，無(wú)論A取什么狀態(tài)，輸出為高阻態(tài)，反之輸出為 Y= ~ A

圖二：
利用一個(gè)與非門，得到三態(tài)緩沖門，當(dāng)~EN為高電平時(shí)，最上面的PMOS管截止，輸出為高阻態(tài)，反之，輸出為 Y=A

圖三：
三態(tài)非門，在反相器后面加一個(gè)傳輸門，當(dāng)~EN為低電平，傳輸門導(dǎo)通，輸出 Y = ~A，反之傳輸門截止，輸出高阻態(tài)。如果想要EN高電平有效，交換傳輸門上下端子的反相器即可。

圖四：
利用一個(gè)與非門，得到三態(tài)緩沖門，當(dāng)~EN為高電平時(shí)，最上面的PMOS管截止，輸出為高阻態(tài)，反之，輸出為 Y=A
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五、競(jìng)爭(zhēng)與冒險(xiǎn)
定義1：在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)， 導(dǎo)致到達(dá)該門得時(shí)間不一致叫競(jìng)爭(zhēng)。

? ? ? ?在理想情況下F的輸出應(yīng)該是一直穩(wěn)定的0輸出，但是實(shí)際上每個(gè)門電路從輸入到輸出是一定會(huì)有時(shí)間延遲的，這個(gè)時(shí)間通常叫做電路的開(kāi)關(guān)延遲。而且制作工藝、門的種類甚至制造時(shí)微小的工藝偏差，都會(huì)引起這個(gè)開(kāi)關(guān)延遲時(shí)間的變化。實(shí)際上如果算上邏輯門的延遲的話，那么F最后就會(huì)產(chǎn)生毛刺。

定義2：我們將門電路兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變（ 一個(gè)從 1 變?yōu)?0,另一個(gè)從 0 變?yōu)?1)的現(xiàn)象稱為競(jìng)爭(zhēng)。
由于競(jìng)爭(zhēng)而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象叫做冒險(xiǎn)。（也就是由于競(jìng)爭(zhēng)產(chǎn)生的毛刺叫做冒險(xiǎn)）。

如何判斷？?

如果邏輯函數(shù)在一定條件下可以化簡(jiǎn)成 Y=A+A’或 Y=AA’則可以判斷存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象（只是一個(gè)變量變化的情況）。

如何消除？
解決方法： 1： 輸出加濾波電容， 消除毛刺的影響； 2： 加選通信號(hào)， 避開(kāi)毛刺； 3： 增加冗余項(xiàng)消除邏輯冒險(xiǎn)。
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總結(jié)

以上是生活随笔為你收集整理的cmos管宽长比，OC, OD门和线与逻辑，传输门，竞争冒险，三态门的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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