adder3

所屬分類：VHDL/FPGA/Verilog

開發(fā)工具：VHDL

文件大小：2KB

下載次數(shù)：36

上傳日期：2010-10-30 15:42:09

上 傳 者：wangrouyi

說明：??此源代碼是基于Verilog語言的七人投票表決器 、2 個(gè) 8 位數(shù)相乘 、8 位二進(jìn)制數(shù)的乘法 、同一循環(huán)的不同實(shí)現(xiàn)方式、使用了`include 語句的 16 位加法器 、條件編譯、加法計(jì)數(shù)器中的進(jìn)程、任務(wù)、測(cè)試、函數(shù)、用函數(shù)和 case語句描述的編碼器、階乘運(yùn)算函數(shù)、測(cè)試程序 、順序執(zhí)行、并行執(zhí)行，特別是七人投票表決器，這是我目前發(fā)現(xiàn)的最優(yōu)的用硬件描述的源代碼。

(The Verilog language source code is based on the seven-vote, and 2 8-digit multiplication, 8-bit binary number multiplication, the same cycle of different implementations, using the `include statements of the 16-bit adder, conditional compilation, addition counter processes, tasks, test, function, function and case statement with the description of the encoder, computing the factorial function, test procedures, the order of execution, parallel execution, especially the seven-vote, this is the most I have found so far excellent description of the source code with the hardware.)

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adder3.txt,7057,2010-10-30

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總結(jié)

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