一.dftoverview（僅僅是前瞻，我會按照mentor手冊的順序更新）

(1）What is Design-for-Test?

測試最本質的目的是如何簡單的設計一個程序可完全的測試成品的設計的質量。但是對于傳統的工藝來說，設計和測試的流程是分開的，設計階段一般是在設計的周期結束。但是對于現在的design flows來說，測試在更早的階段融合（merge）在設計中，被稱為 design-for-test process flow。 （Testable circuitry is both controllable and observable. In a testable design, setting specific values on the primary inputs results in values on the primary outputs that indicate whether or not the internal circuitry works properly. ） controllable 和observable在設計測試中是靈魂，所以現在大部分測試都在使用激勵的手段，來進行輸入輸出前后的信號對比來達到目的 (2）DFT Strategies 對于high level的測試，總共分為兩個部分，ad hoc dft 和 structured dft 1.ad hoc dft ad-hoc dft 最大的特征就是你無需對內部結構進行大的修改，加入一些特殊的技術 ? Minimizing redundant logic（冗余邏輯） ? Minimizing asynchronous logic（異步邏輯） ? Isolating clocks from the logic（時鐘和邏輯分離） ? Adding internal control and observation points（增加了內部控制和觀察的點） 2.Structured DFT (Structured DFT provides a more systematic and automatic approach to enhancing design testability.） 為了提高電路的可控性和可觀測性，最常見的方法修改設計內部順序電路（scan design），還可以設置內部自檢（bist),還可以添加邊界掃描（boundary sacn）提高性能。 #插一句我自己的感想 可能我們一味的去追求錯誤覆蓋率而忘記了最本質的東西，其實軟件的效率才是最關鍵的 (3)Top-Down Design Flow with DFT

?這個流程是自上而下典型的asic設計流程

創建初始的rtl設計---（model sim）verilog描述/(Design Architect)原理圖----model sim驗證模擬

#在此過程中，看到灰色圖的兩個格子i，上面是插入掃描鏈的過程，下面灰色的格子是通過atpg工具形成向量的過程，這個過程后面會詳細描述，這個部分僅僅是overview

#手冊提醒你，盡量在早期和供應商核實具體的dft策略（單鏈和多鏈/幾個core......)來保障其正常運行

二.Scan Design Overview

我覺得這段話寫的非常好，放上去大家一起欣賞欣賞（

The goal of scan design is to make a difficult-to-test sequential circuit behave (during the testing process) like an easier-to-test combinational circuit. Achieving this goal involves replacing sequential elements with scannable sequential elements (scan cells) and then stitching the scan cells together into scan registers, or scan chains. You can then use these serially-connected scan cells to shift data in and out when the design is in scan mode.） #內部掃描的目標是增加設計電路的可測試性，讓難以測試的時序電路變為easier-to-test combinational circuit。如果想實現這個目標，需要更換序列元素和可掃描序列，串行鏈接

觀察掃描前的版本，設計有abc三個輸入，以及out1，out2兩個輸出，我們很難初始化一個已知狀態，導致我們很難控制內部的輸入輸出觀察設計

所以在添加掃描電路后，加入了兩個附加輸入 sc_in 和 sc_en,以及一個附加輸出sc_out,掃描內存元素變為原始內存元素，在shift的時候（sc_en處于活躍狀態時）從sc_in讀取數據

具體做法：

1. Enable the scan operation to allow shifting (to initialize scan cells).#允許移位初始化掃描cell
2. After loading the scan cells, hold the scan clocks off and then apply stimulus to the primary inputs.#加載后，對主要輸入施加激勵
3. Measure the outputs.
4. Pulse the clock to capture new values into scan cells.#將捕捉的新值放到掃描單元
5.Enable the scan operation to unload and measure the captured values while simultaneously loading in new values via the shifting procedure (as in step 1).?#卸載捕獲的值再通過shifting procedure加載新的值

三.About Scan Design Methodology

?這就是掃描鏈的一種設計方法，將內存元素穿不替換為可掃描的等價物，然后鏈接到掃描鏈中，如2-2圖片所示，黑色矩形為掃描元素，連接他們的線就是掃描路徑（一種掃描設計），所有的存儲單元全在掃描路徑上，圓形方框為電路組合（具體信息下面再講）

四.About Wrapper Chains

掃為解決設計大且復雜，atpg無法預測的問題，hierarchical techniques（分層技術）出現。拆分設計塊的數量，將可控性可觀察性器件添加到設計鏈中，將低控制性外部模塊轉化為可掃描的時序單元，具體看圖

?如2-3 無法控制從設計階段控制輸入（Because these lines are not directly accessible?
at the design level, the circuitry controlled by these pins can cause testability problems for the?
design.）說人話就是還有兩個pin，測試會導致測試混亂

2-4 既然他不允許，那么清高，那直接用強！加入裝飾鏈，提高覆蓋率，減少運行時間

#詳細內容我之后再將，僅僅是overview

#注釋 僅僅直連第一個模塊，讓不可控的主輸入和主輸出成為裝飾鏈的一部分

#mentor 建議 可以將 scan 和wrap 合在一起使用減少時間

欲知后事如何，且聽下回分解

總結

以上是生活随笔為你收集整理的Mentor-dft 学习笔记 day1--overview部分的全部內容，希望文章能夠幫你解決所遇到的問題。

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