Altera - Quartus II食用方法

• @ 代碼 => 模塊原理圖
• • [1/2]Processing => Start => Start Analysis & Elaboration
  • [2/2] Tools => Netlist Viewers => RTL Viewers
  • [效果] 模塊原理圖
• 開(kāi)發(fā)板 - EP4CE10
• • 開(kāi)發(fā)板綜合測(cè)試
• FPGA簡(jiǎn)介
• • FPGA & ARM
  • FPGA制造商
  • FPGA優(yōu)勢(shì)
  • FPGA應(yīng)用領(lǐng)域
  • FPGA內(nèi)部結(jié)構(gòu)
  • FPGA開(kāi)發(fā)流程
• Quartus II
• • 開(kāi)發(fā)流程
  • 0、工程路徑
  • 1、打開(kāi)軟件
  • 2、新建工程
  • • 1/5 選擇路徑、工程名
    • 2/5 添加已有的設(shè)計(jì)文件
    • 3/5 芯片選型：EP4CE10
    • 4/5 第三方工具，不使用
    • 5/5 總結(jié)
  • 3、設(shè)計(jì)輸入
  • • 1、雙擊，無(wú)設(shè)計(jì)文件時(shí)：**File** => **New** => **Verilog HDL File**
    • 2、編寫設(shè)計(jì)文件
    • 3、保存 設(shè)計(jì)文件
  • 4、配置工程
  • • TAB 配置
    • 雙用引腳，改為GPIO功能：
  • 5、分析與綜合
  • 6、引腳分配（Pin Planner）
  • 7、編譯工程
  • 8、下載程序
  • • 下載到**SRAM**，斷電丟失
    • 生成FLASH文件
    • 下載FLASH文件，重新上電后運(yùn)行FLASH
    • 擦除FLASH
• SignalTap II（信號(hào)竊聽(tīng)）
• • 1、打開(kāi)
  • 2、添加信號(hào)
  • 3、配置信號(hào)時(shí)鐘（采樣頻率、采樣個(gè)數(shù)）
  • 4、連接下載器
  • 5、編譯工程
  • 6、下載代碼
  • 7、查看信號(hào)
  • 8、使用后關(guān)閉SignalTap II，節(jié)約資源
• Modelsim仿真環(huán)境搭建——業(yè)界公認(rèn)仿真最優(yōu)秀
• • Modelsim簡(jiǎn)介
  • ?前仿真FPGA（功能仿真）
  • 后仿真設(shè)計(jì)（時(shí)序仿真，布局布線后仿真）
  • Modelsim版本（功能最全的SE版）
  • Modelsim安裝
  • Modelsim破解
  • 聯(lián)合仿真（自動(dòng)仿真）
  • • 1、**Quartus II關(guān)聯(lián)ModelSim：**
    • 3、生成Test Bench模板
    • 4、打開(kāi)生成的Test Bench文件
    • 5、修改Test Bench激勵(lì)文件，保存
    • 6、修改頂層文件的延遲時(shí)間，保存
    • 7、Quartus II配置仿真功能
    • 8、開(kāi)始仿真
    • 8.1、功能仿真`前仿真`
    • 8.2、門級(jí)仿真/時(shí)序仿真，需要先編譯`后仿真`
  • 手動(dòng)仿真`前仿真`（修改代碼后不必重啟ModelSim）
  • • 1、新建項(xiàng)目，添加設(shè)計(jì)文件，新建激勵(lì)文件
    • 2、編輯激勵(lì)文件
    • 3、代碼檢查
    • 4、啟動(dòng)仿真
    • 5、添加波形
    • 6、觀察波形（同上）
    • 7、修改設(shè)計(jì)文件
  • 手動(dòng)仿真`后仿真`
  • • 1、Quartus II重新編譯，生成編譯后文件
    • 2、拷貝文件
    • 3、ModelSim添加、編譯網(wǎng)表文件
    • 4、開(kāi)始仿真
    • 5、添加到波形
    • 6、觀察波形，與時(shí)鐘不對(duì)應(yīng)，有延時(shí)
• Verilog簡(jiǎn)介
• • 1、什么是FPGA：可編程的集成電路
  • 2、什么是HDL：硬件描述語(yǔ)言
  • 3、Verilog簡(jiǎn)介
• Verilog基礎(chǔ)語(yǔ)法
• • 1、基礎(chǔ)知識(shí)
  • • 邏輯值:
    • 數(shù)字進(jìn)制格式:
    • 標(biāo)識(shí)符:
    • 標(biāo)識(shí)符推薦寫法:
  • 2、數(shù)據(jù)類型
  • • 寄存器`reg: x`
    • 線網(wǎng)`wire/tri: z`
    • 參數(shù)`parameter`
  • 3、運(yùn)算符
  • • 1、算術(shù)
    • 2、關(guān)系
    • 3、邏輯
    • 4、條件
    • 5、位
    • 6、移位
    • 7、位拼接
  • 運(yùn)算符優(yōu)先級(jí)
• Verilog程序框架
• • 1、Verilog注釋
  • 2、Verilog關(guān)鍵字
  • 3、Verilog程序框架
  • 4、模塊調(diào)用
• Verilog高級(jí)知識(shí)點(diǎn)
• • 1、結(jié)構(gòu)語(yǔ)句`initial,always`
  • 2、賦值語(yǔ)句
  • 3、條件語(yǔ)句`initial,always`
  • case:
• 有限狀態(tài)機(jī)Finite State Machine
• • 1、狀態(tài)機(jī)概念
  • 2、狀態(tài)機(jī)模型
  • 3、狀態(tài)機(jī)設(shè)計(jì)（4段論）
  • 4、狀態(tài)機(jī)舉例
  • 輸出寄存器作用：

@ 代碼 => 模塊原理圖

[1/2]Processing => Start => Start Analysis & Elaboration

[2/2] Tools => Netlist Viewers => RTL Viewers

[效果] 模塊原理圖

開(kāi)發(fā)板 - EP4CE10

開(kāi)發(fā)板綜合測(cè)試

FPGA-test

FPGA簡(jiǎn)介

• FPGA（Field Programmable Gate Array）現(xiàn)場(chǎng)可編程門陣列。
• 半定制電路
  ZYNQ：FPGA + ARM

FPGA & ARM

單片機(jī)FPGA

哈佛總線結(jié)構(gòu)、馮諾依曼結(jié)構(gòu)	查找表
串行執(zhí)行	并行執(zhí)行
軟件范疇	硬件范疇
C、匯編編程	Verilog HDL、VHDL硬件描述語(yǔ)言編程

FPGA制造商

• Xilinx（賽靈思）：發(fā)明FPGA 50%
• Altera（阿爾特拉），現(xiàn)已被Intel收購(gòu) 40%
• Lattice（萊迪思）
• Microsemi（美高森美）

FPGA優(yōu)勢(shì)

• 運(yùn)行速度快
• 引腳多（數(shù)百上千），適合大規(guī)模系統(tǒng)設(shè)計(jì)
• 并行執(zhí)行，效率高
• 包含大量IP核，方便開(kāi)發(fā)
• 設(shè)計(jì)靈活

FPGA應(yīng)用領(lǐng)域

• 通信領(lǐng)域
• 算法實(shí)現(xiàn)
• 嵌入式
• 5G無(wú)線、自動(dòng)駕駛、人工智能、云計(jì)算

FPGA內(nèi)部結(jié)構(gòu)

• **可編程IO單元：**可編程IO、上下拉電阻、驅(qū)動(dòng)電流大小
• **可編程邏輯單元：**查找表（LUT）、寄存器
• **底層嵌入式功能：**鎖相環(huán)、DSP、。。。
• **塊RAM：**存儲(chǔ)器、RAM、ROM
• **布線資源：**影響驅(qū)動(dòng)能力、傳輸速度
• 硬核：

FPGA開(kāi)發(fā)流程

• 設(shè)計(jì)輸入最重要。
  

Quartus II

• Quartus II 是Altera公司為FPGA/CPLD芯片設(shè)計(jì)的集成開(kāi)發(fā)軟件。
• 輸入形式：原理圖、VHDL、Verilog、HDL。
• 包含PFGA完整實(shí)際流程：設(shè)計(jì)輸入、綜合適配、仿真、下載。

開(kāi)發(fā)流程

工程路徑 =>打開(kāi)軟件 =>新建工程 =>設(shè)計(jì)輸入 =>配置工程 =>分析綜合 =>分配引腳 =>編譯工程sof =>下載程序

0、工程路徑

1、打開(kāi)軟件

2、新建工程

1/5 選擇路徑、工程名

2/5 添加已有的設(shè)計(jì)文件

3/5 芯片選型：EP4CE10

4/5 第三方工具，不使用

5/5 總結(jié)

3、設(shè)計(jì)輸入

• 雙擊，可更改芯片型號(hào)
  

1、雙擊，無(wú)設(shè)計(jì)文件時(shí)：File => New => Verilog HDL File

2、編寫設(shè)計(jì)文件

3、保存 設(shè)計(jì)文件

• 保存到rtl文件夾中;
• 文件名與module名一致。
  

4、配置工程

TAB 配置

雙用引腳，改為GPIO功能：

5、分析與綜合

• 啟動(dòng)：分析與綜合
  
• 分析與綜合結(jié)果
  

6、引腳分配（Pin Planner）

7、編譯工程

• 開(kāi)始編譯
  
• 編譯結(jié)果
  

8、下載程序

下載到SRAM，斷電丟失

生成FLASH文件

下載FLASH文件，重新上電后運(yùn)行FLASH

擦除FLASH

SignalTap II（信號(hào)竊聽(tīng)）

• SignalTap II全稱SignalTap II Logic Analyzer
• 捕獲和顯示實(shí)時(shí)信號(hào)（類似示波器）
• FPGA片上調(diào)試軟件
• 消耗FPGA邏輯資源和RAM資源

1、打開(kāi)

2、添加信號(hào)

3、配置信號(hào)時(shí)鐘（采樣頻率、采樣個(gè)數(shù)）

4、連接下載器

5、編譯工程

6、下載代碼

7、查看信號(hào)

8、使用后關(guān)閉SignalTap II，節(jié)約資源

Modelsim仿真環(huán)境搭建——業(yè)界公認(rèn)仿真最優(yōu)秀

Modelsim簡(jiǎn)介

• Modelsim是Mentor公司的，業(yè)界最優(yōu)秀的語(yǔ)言仿真工具；
• 支持Windows和Linux系統(tǒng)；
• 單一內(nèi)核支持VHDL和Verilog混合仿真；
• 仿真速度快、代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核。

?前仿真FPGA（功能仿真）

• 功能仿真。

• 驗(yàn)證電路是否符合設(shè)計(jì)功能。

• 不考慮電路門延遲、線延遲。

后仿真設(shè)計(jì)（時(shí)序仿真，布局布線后仿真）

• 綜合考慮門延遲、線延遲。
• 反映電路實(shí)際情況。

Modelsim版本（功能最全的SE版）

• SE（System Edition，系統(tǒng)版本）：最高級(jí)版本
• PE（Personal Edition，個(gè)人版本）
• OEM（Original Equipment Manufacture，原始設(shè)備制造商）

Modelsim安裝

Modelsim破解

聯(lián)合仿真（自動(dòng)仿真）

1、Quartus II關(guān)聯(lián)ModelSim：

2、Quartus II選擇ModelSim作為仿真軟件：

3、生成Test Bench模板

4、打開(kāi)生成的Test Bench文件

5、修改Test Bench激勵(lì)文件，保存

6、修改頂層文件的延遲時(shí)間，保存

7、Quartus II配置仿真功能

8、開(kāi)始仿真

8.1、功能仿真前仿真

顯示進(jìn)制：

時(shí)間測(cè)量： 0-10，計(jì)11個(gè)數(shù)。11*20ns = 220ns



修改代碼，達(dá)到10個(gè)數(shù)，220ns.

8.2、門級(jí)仿真/時(shí)序仿真，需要先編譯后仿真

選擇內(nèi)核：1.2V，85℃。直接點(diǎn)擊“Run”

手動(dòng)仿真前仿真（修改代碼后不必重啟ModelSim）

1、新建項(xiàng)目，添加設(shè)計(jì)文件，新建激勵(lì)文件

2、編輯激勵(lì)文件

// 延時(shí)：單位/精度 `timescale 1ns/1nsmodule flow_led_tb;reg sys_clk; reg sys_rst_n;wire [3:0] led;initial beginsys_clk = 1'b0;sys_rst_n = 1'b0;#100sys_rst_n = 1'b1; endalways #(T/2) sys_clk = ~sys_clk;flow_led u_flow_led(.sys_clk (sys_clk),.sys_rst_n (sys_rst_n),.led (led) );endmodule

3、代碼檢查

4、啟動(dòng)仿真

5、添加波形

6、觀察波形（同上）

7、修改設(shè)計(jì)文件

也可以用命令進(jìn)行重新仿真。

仿真波形運(yùn)行5us:

手動(dòng)仿真后仿真

1、Quartus II重新編譯，生成編譯后文件

2、拷貝文件

3、ModelSim添加、編譯網(wǎng)表文件

4、開(kāi)始仿真

5、添加到波形

6、觀察波形，與時(shí)鐘不對(duì)應(yīng)，有延時(shí)

Verilog簡(jiǎn)介

1、什么是FPGA：可編程的集成電路

可編程邏輯器件：

• 早期集成電路邏輯功能 固定不變

• 允許用戶修改內(nèi)部集成電路，可編程邏輯器件（Programmable Logic Device）

  • PLD內(nèi)部電路編程設(shè)置；
  • PLD編程數(shù)據(jù)可擦寫。
    常用的可編程邏輯器件：

• CPLD：復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）；基于“乘積項(xiàng)”的編程設(shè)置；

• FPGA：現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array）；基于“查找表”的CLB陣列；
  

2、什么是HDL：硬件描述語(yǔ)言

3、Verilog簡(jiǎn)介

FPGA設(shè)計(jì)語(yǔ)言：

• 原理圖輸入法：直觀、易于理解；難移植，復(fù)雜；
• Verilog：占絕對(duì)主導(dǎo)地位；
  | Verilog | 硬件描述語(yǔ)言、編譯下載到FPGA之后，生成電路、并行運(yùn)行 |
  | :-----: | ------------------------------------------------------------ |
  | C | **軟件編譯語(yǔ)言、存儲(chǔ)到存儲(chǔ)器中的指令、串行執(zhí)行 ** |

Verilog基礎(chǔ)語(yǔ)法

1、基礎(chǔ)知識(shí)

邏輯值:

數(shù)字進(jìn)制格式:

標(biāo)識(shí)符:

標(biāo)識(shí)符推薦寫法:

2、數(shù)據(jù)類型

寄存器reg: x

線網(wǎng)wire/tri: z

參數(shù)parameter

3、運(yùn)算符

1、算術(shù)

2、關(guān)系

3、邏輯

4、條件

5、位

6、移位

7、位拼接

運(yùn)算符優(yōu)先級(jí)

Verilog程序框架

1、Verilog注釋

// 注釋內(nèi)容 /*注釋內(nèi)容 */

2、Verilog關(guān)鍵字

常用關(guān)鍵字：

所有關(guān)鍵字：

3、Verilog程序框架

4、模塊調(diào)用

Verilog高級(jí)知識(shí)點(diǎn)

1、結(jié)構(gòu)語(yǔ)句initial,always

2、賦值語(yǔ)句

3、條件語(yǔ)句initial,always

case:

有限狀態(tài)機(jī)Finite State Machine

1、狀態(tài)機(jī)概念

2、狀態(tài)機(jī)模型

3、狀態(tài)機(jī)設(shè)計(jì)（4段論）

4、狀態(tài)機(jī)舉例

輸出寄存器作用：

總結(jié)

以上是生活随笔為你收集整理的【笔记】Altera - Quartus II使用方法——工程创建、Modelsim破解/仿真、Verilog编写、举例（待续）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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