打開quartus 18.1軟件建立工程

在工程中建立圖形文件后綴名是***".bdf"***文件

在tools->platform designer，打開軟核設計配置文件，保存，后綴名是***".qsys"***

修改時鐘，時鐘可以參考芯片手冊，最大的時鐘

添加處理器，處理器在"Embedded Processors"分類里面

NiosII系統配置，

(1) 可以選擇內核的類型，類型和功耗、資源有關系；可以選擇復位向量、異常向量（一般保持默認，在后面使用的過程中再行配置）

(2) 后續內容一般不做修改。

添加SDRAM，一般SDRAM不使用芯片內部，原因是占用資源太多，一般添加SDRAM控制器，還外接的SDRAM進行數據交互。SDRAM控制器的參數設置要與硬件設計中SDRAM的芯片參數相關，包括位寬、結構設置、地址寬度等。

• 時序選項卡中要注意各個參數，以及計算過程

• 修改模塊名字

• 連接數據、指令、時鐘端口。

  要注意什么時候添加數據端口，什么時候添加指令端口？

  • 如果是存儲器類的IP核，其Slave端口，需要和Nios內核的數據端口、指令端口都相連接
  • 如果是非存儲器的IP核，其Slave端口，僅需要連接Nios內核的數據端口。
  • 可以參照 Altera 的官方文檔《Nios II Processor Reference Handbook》對 Nios II 的指令和數據總線的描述。

添加 System ID Peripheral 核。System ID 是一種標示符，起校驗的作用，以防止 Quartus 和 Nios 程序版本不一

致的錯誤發生。

添加JTAG UART 核。JTAG UART 對 Nios II 的軟件調試非常方便，可以實時的打印和輸出調試信息，在本例中 JTAG UART 用于輸出"Hello world"的打印信息。

• JTAG UART使用過程中需要注意，有可能會讓eclipse崩潰。

• SDram的地址最好從0x00開始，避免映射提高效率。

• 要生成.bsf文件。

• Assignments -> Settings -> Files，選擇添加.qip文件。
• 路徑中不能出現中文字符。

• 找到 ALTPLL IP 并選中， 輸出文件的描述語言選擇"Verilog HDL",以”PLL"為輸出文件的 name
• 根據硬件設計將輸入的時鐘由100Mhz 改為50Mhz，這個頻率需要跟開發板上的晶振的頻率一致。
• "Which Device speed grade will you be using"這欄選擇 8, 這是開發板FPGA 芯片的速度等級，根據具體的芯片設計等級選擇，實驗用開發板上的 EP4C的速度等級為 8。
• 輸入、輸出的設置去掉。
• 一直Next，直到輸出頻率的設置。
• 根據硬件設置需要輸出的頻率和輸出的路數，要注意的是給SDRAM的頻率需要有相位的延遲，這個延遲數值的計算，在黑金動力社區有帖子，還沒有看。http://www.heijin.org/thread-11303-1-1.html ，看以后另外再追加學習筆記。
• 一直Next，直到實例化過程，注意選擇實例化的輸出文件。一般基本上在使用范圍內的文件都選擇。

• 鼠標右鍵選取 Generate Pin for Symbol Ports 可以自動生成引腳。
• 修改引腳名稱

• Device -> Device and Pin Options… -> Dual-Purpose Pins，修改為 Use as regular I/O（通用引腳）。
• Device -> Device and Pin Options… -> Voltage，根據實際設計修改芯片IO口的電壓等級。