一、概念

　　建立時間和保持時間都是針對觸發(fā)器的特性說的。

　　時序圖如下：

建立時間（Tsu：set up time）　　

　　是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器，Tsu就是指這個最小的穩(wěn)定時間。

保持時間（Th：hold time）　　

　　是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被穩(wěn)定的打入觸發(fā)器，Th就是指這個最小的保持時間。

輸出相應時間（Tco）　

　　觸發(fā)器輸出的響應時間，也就是觸發(fā)器的輸出在clk時鐘上升沿到來之后多長的時間內發(fā)生變化，也即觸發(fā)器的輸出延時。

二、數(shù)字系統(tǒng)設計常見與之有關的問題

1、問題提出

　　數(shù)字系統(tǒng)設計常見的電路圖，這里需要保證數(shù)據(jù)能夠正確的在這兩個觸發(fā)器上進行傳輸，由此確定中間組合邏輯電路的傳輸延時的范圍。

Tcomb:　組合邏輯電路的傳輸延時

?2、第二個觸發(fā)器要滿足建立時間的約束條件

　時序圖如下，假設D1的輸入為圖中的藍線所示

時序解釋：

　　在第一個時鐘上升沿，前邊的觸發(fā)器采集D1信號，將高電平打入觸發(fā)器，經(jīng)過Tco的觸發(fā)器輸出延時到達組合邏輯電路。又經(jīng)過組合邏輯電路的延時Tcomb（我們假定組合邏輯電路此時沒有改變信號的高低，可以把它假定為一個緩沖器）送到了D2接口上。在第二個時鐘上升沿到來之前，D2數(shù)據(jù)線上的信號要滿足穩(wěn)定時間>觸發(fā)器的建立時間Tsu。

Tclk - Tco - Tcomb > Tsu

　　考慮最壞的情況：觸發(fā)器的輸出延時最大，組合邏輯電路的延時也最大，可得：

Tclk - Tco-max - Tcomb-max > Tsu

3、第二個觸發(fā)器要滿足保持時間的約束條件

　　時序圖如下，假設D1的輸入為圖中的藍線所示

時序解釋：

　　 接著之前的時序圖繼續(xù)，在第二個時鐘上升沿前邊觸發(fā)器采集到D1上的低電平，經(jīng)過Tco的延時在Q1上得到表達。這個低電平在經(jīng)過組合電路延時Tcomb到達D2。現(xiàn)在的問題是經(jīng)過這么Tco+Tcomb的延時，D2上原本的高電平在第二個時鐘上升沿到來之后的穩(wěn)定時間 > 第二個觸發(fā)器的保持時間。滿足了這個條件，后邊的觸發(fā)器才能穩(wěn)定的接收到最初由D1傳過來的高電平。

Tco + Tcomb > Th

?　　考慮到最壞的情況：觸發(fā)器的輸出延時最小，組合邏輯電路的延時也最小

Tco-min + Tcomb-min > Th

4、問題的答案

　　我們得到中間組合邏輯電路的輸出延時范圍為：

(Tclk - Tco-max - Tsu) > Tcomb > (Th - Tco-min)

總結

以上是生活随笔為你收集整理的建立时间和保持时间概念的全部內容，希望文章能夠幫你解決所遇到的問題。

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