ALM：Adaptive Logic Modules 自適應邏輯塊
LAB：Logic Array Blocks 邏輯陣列塊
首先FPGA芯片主要由三部分組成，分別是：
(1) IOE(input output element，輸入輸出單元)
(2) LAB(logic array block，邏輯陣列塊，對于Xilinx稱之為可配置邏輯塊CLB);
(3) Interconnect(內部連接線)。
1、LAB
本文主要是介紹下LAB和ALM。在cyclone v 芯片上，最小的邏輯單元是ALM ，而不再是之前的LE（logci cells）。LAB可以實現邏輯功能，算術功能以及寄存器等功能，你還以用LABs組成存儲器功能的LAB（MLAB）。從下圖可以看出一個LAB由10個ALM組成，它與相鄰的LAB，存儲器模塊，DSP等模塊用直接互聯線進行連接。

在chip planner中看到的LAB如下圖所示，跟芯片手冊上的一致：

2、MLAB
每個MLAB最大可以配置成640bits 的簡單雙口同步ram(simple dual-port SRAM),你可以把MLAB里的每個ALM配置成32x2的存儲器塊。這樣的話一個MLAB就有10個32x2的簡單雙口同步ram。

3、LAB Control Signals
每個LAB內部包含了豐富的邏輯，用來產生驅動其內部ALM的控制信號。有兩個唯一的時鐘源以及三個時鐘使能信號。LAB內部的控制模塊用這兩個時鐘源和三個時鐘使能信號可以產生最多三個時鐘。

4、ALM Resources
一個ALM包含了4個可編程寄存器，每個寄存器有4個端口：
(1)Data 數據口
(2)Clock 時鐘口
(3)Sync and Async clear 同步異步清零信號
(4)Sync load 同步數據加載信號
全局信號，普通IO口和任何內部邏輯都可以用來驅動ALM內部寄存器的時鐘和清除信號。
普通IO口和內部邏輯用來驅動時鐘使能信號
當ALM用于組合邏輯功能時，寄存器會被旁通掉，ALM內部查找表的輸出直接連接到ALM的輸出接口。
下圖是ALM的頂層模塊組成圖，可以看到一個ALM有8個輸入接口，2個6輸入的查找表，2個加法器以及4個寄存器。

下圖是在chip planner中看到的1個ALM自適應邏輯塊的組成。

5、ALM Output
一般，ALM的輸出可以驅動本地，行以及列布線資源。ALM的輸出中有兩個可以驅動行，列以及直接連接布線資源，另外兩個既可以驅動行，列以及直接連接布線資源又可以驅動本地本地連線資源。
查找表，加法器以及寄存器輸出可以驅動ALM輸出端口輸出，當加法器，查找表驅動一種輸出方式輸出時，寄存器只能用另外一中輸出方式進行輸出。
寄存器打包功能可以優化器件資源使用率，即把不相關的寄存器和組合邏輯打包到同一個ALM里，這樣就充分地使用了ALM的查找表和寄存資源。簡單講就是比如一個ALM里有4個輸入只用到了查找表進行組合邏輯操作，這樣寄存器就沒有用到，我們就可以把其它地方只用了寄存器的邏輯放到該ALM里來，避免了這個ALM里的寄存器閑置而浪費。
下圖是ALM內部詳細組成圖。

6、ALM Operating Modes
ALM有4中操作模式，至于使用哪種一般是由quartusII 軟件自動進行分配：
(1)Normal Mode 正常模式
主要用于一般的邏輯與組合邏輯
(2)Extended LUT Mode 擴展查找表模式
該模式可以用來實現寄存器打包，比如在一個ALM里，有7個輸入的組合邏輯操作不需要經過寄存器輸出，這樣剩下的一個輸入就可以使用寄存器進行寄存器打包。分配如下圖所示。

(3)Arithmetic Mode 算術模式
適用于實現加法器，累加器，計數器和比較器等操作
(4)Shared Arithmetic Mode 共享算術模式

總結

以上是生活随笔為你收集整理的Cyclone V LAB ALM结构的全部內容，希望文章能夠幫你解決所遇到的問題。

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