1.打開Quartus two，新建一個工程，選擇位置在一個文件夾中，輸入工程名

2.點擊下一步，直到下圖，選擇Modelsim

3點擊新建文件，.選擇Verilog HDL File,點擊確定。如圖

4.輸入代碼，并運行差錯，代碼如下
module Add_full_unit_delay(output c_out,sum,input a,b,c_in);
wire w1,w2,w3;
Add_half_unit_delay M1(w2,w1,a,b);
Add_half_unit_delay M2(w3,sum,w1,c_in);
or #1 M3(c_out,w2,w3);
endmodule
module Add_half_unit_delay (output c_out,sum,input a,b);
xor #1 M1(sum,a,b);
and #1 M2(c_out,a,b);
endmodule

5.代碼運行成功后，再次點擊文件，選擇new，在彈出的對話框中選擇University Program VWF，如圖

6.進入到下一個界面后，雙擊左鍵，彈出一個窗口，選擇Node Fader，再點擊List，將左邊的內容添加到右邊


7.點擊箭頭所指的左邊，就會出現波形圖，分別把ab，輸入輸出賦予波形圖

8.如圖點擊箭頭所指的地方，就會彈出如下的對話框，點擊Yes

9.保存該工程，如圖

10.彈出這個小對話框就算仿真結束，并且Sum的波形圖也得出

11.實驗截圖

12.實驗視頻
鏈接：https://www.bilibili.com/video/BV18U4y1G7Nh?share_source=copy_web

總結

以上是生活随笔為你收集整理的用QuartusII 操作操作1位全加法器单位延时仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

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