2006年4月，JESD204標準的最原始版本誕生,該標準描述了數(shù)據(jù)轉換器(ADC或DAC)和接收器(FPGA或者ASIC)之間的吉比特串行數(shù)據(jù)傳輸鏈路(link)。在這個原始標準中，一個或多個數(shù)據(jù)轉換器與接收器之間的串行鏈路被定義為有且只有一條數(shù)據(jù)通道(lane),如圖1所示：

           

               

• 數(shù)據(jù)通道(lane)表示的是M個轉換器和一個接收器的直接物理互連，轉換器和接收器分別采用的是CML(current mode logic)電平標準的驅動器和接收器，互連線為差分線。

• 鏈路(link)表示的是在轉換器和接收器之間建立的串行數(shù)據(jù)連接。

• 幀時鐘(frame clock)同時連接轉換器和接收器，用以提供JESD204鏈路的同步時鐘。

• 通道lane的數(shù)據(jù)傳輸速率范圍定義在312.5Mbps~3.125Gbps,且數(shù)據(jù)源端和負載端的阻抗定為100Ω±20%.

• 差分電壓的峰峰值規(guī)定為800mV,且共模電壓范圍規(guī)定為0.72V~1.23V。

• 通道數(shù)據(jù)采用8b/10b編碼方式，既含有數(shù)據(jù)信息，還可以在接收端恢復數(shù)據(jù)時鐘。因此鏈路不再需要與數(shù)據(jù)對齊的高速串行時鐘，極大的簡化了數(shù)據(jù)傳輸結構。

該協(xié)議標準有以上多個優(yōu)點，但它存在一個致命缺陷：無法實現(xiàn)多個數(shù)據(jù)通道對齊。因此如果數(shù)據(jù)轉換器的數(shù)據(jù)傳輸速率超過了3.125Gbps(比如高速、高精度數(shù)據(jù)轉換器),需要多個通道同步工作時，該標準就無能為力了。

總結

以上是生活随笔為你收集整理的1，什么是JESD204的全部內容，希望文章能夠幫你解決所遇到的問題。

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