2006年4月，JESD204標準的最原始版本誕生,該標準描述了數據轉換器(ADC或DAC)和接收器(FPGA或者ASIC)之間的吉比特串行數據傳輸鏈路(link)。在這個原始標準中，一個或多個數據轉換器與接收器之間的串行鏈路被定義為有且只有一條數據通道(lane),如圖1所示：

           

               

• 數據通道(lane)表示的是M個轉換器和一個接收器的直接物理互連，轉換器和接收器分別采用的是CML(current mode logic)電平標準的驅動器和接收器，互連線為差分線。

• 鏈路(link)表示的是在轉換器和接收器之間建立的串行數據連接。

• 幀時鐘(frame clock)同時連接轉換器和接收器，用以提供JESD204鏈路的同步時鐘。

• 通道lane的數據傳輸速率范圍定義在312.5Mbps~3.125Gbps,且數據源端和負載端的阻抗定為100Ω±20%.

• 差分電壓的峰峰值規定為800mV,且共模電壓范圍規定為0.72V~1.23V。

• 通道數據采用8b/10b編碼方式，既含有數據信息，還可以在接收端恢復數據時鐘。因此鏈路不再需要與數據對齊的高速串行時鐘，極大的簡化了數據傳輸結構。

該協議標準有以上多個優點，但它存在一個致命缺陷：無法實現多個數據通道對齊。因此如果數據轉換器的數據傳輸速率超過了3.125Gbps(比如高速、高精度數據轉換器),需要多個通道同步工作時，該標準就無能為力了。

總結

以上是生活随笔為你收集整理的1，什么是JESD204的全部內容，希望文章能夠幫你解決所遇到的問題。

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