IP核之FIFO

• FIFO（first input first output 或者 first in first out），先入先出隊列，是一種數(shù)字電路中常用的緩沖器，先進入的數(shù)據(jù)或者命令會先出來，后進入的數(shù)據(jù)或者命令會后出來，不改變數(shù)據(jù)的先后順序。
• 無論多大的緩沖區(qū)都可能會被裝滿。當裝滿后，再次進行載入時，就會出現(xiàn)錯誤（覆蓋或者丟失），所以緩沖區(qū)會給予外部標志信號，表明自己的狀態(tài)。
• FIFO 的輸入和輸出的速率可以是不相同的，這就為我們解決多bit 數(shù)據(jù)線跨時鐘域的問題提供了方法。
• 對于輸入端口來說，只要 FIFO 中還有空余位置，就可以寫入數(shù)據(jù)；對于輸出端口來說，只要 FIFO 中還有數(shù)據(jù)，就可以讀出數(shù)據(jù)。
• 寫一側(cè)的所有信號都同步于寫時鐘，讀一側(cè)的所有信號都同步
  于讀時鐘。
  設(shè)計要求:設(shè)計寬度為 8、緩沖深度為 256、輸入速率為 100MHz、輸出速率為 50MHz 和各類標志信號的 FIFO。
  設(shè)計原理:FPGA 內(nèi)部沒有 FIFO 的電路，實現(xiàn)原理為利用 FPGA 內(nèi)部SRAM 和可編程邏輯實現(xiàn)。
  架構(gòu)設(shè)計和信號說明:此模塊命名為 fifo_test， my_fifo 為調(diào)用的 ip core。
  

總結(jié)

以上是生活随笔為你收集整理的IP核之FIFO的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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