DDR3 IP設(shè)計(jì)說明

DDR3 IP核概述

DDR3控制器包括用戶接口(User Interface)模塊、存儲(chǔ)器控制模塊(Memory Controller)模塊、初始化和校準(zhǔn)(Initialization/Calibration)模塊、物理層(Physical Layer)模塊。用戶接口模塊用于連接FPGA內(nèi)部邏輯；存儲(chǔ)器控制器模塊實(shí)現(xiàn)DDR3的主要讀寫時(shí)序和數(shù)據(jù)緩存交互；初始化和校準(zhǔn)模塊實(shí)現(xiàn)DDR3芯片的上電初始化配置以及時(shí)序校準(zhǔn)；物理層模塊則實(shí)現(xiàn)和DDR3芯片的接口。

DDR3 IP核配置

首先會(huì)彈出的Memory Interface Generator介紹頁(yè)面，它默認(rèn)的器件家族(FPGA Family)、器件型號(hào)(FPGA Part)、速度等級(jí)(Speed Grade)、綜合工具(Synthesis To

總結(jié)

以上是生活随笔為你收集整理的DDR3 IP设计说明的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。