DDR3 IP设计说明
生活随笔
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DDR3 IP设计说明
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DDR3 IP設(shè)計說明
DDR3 IP核概述
DDR3控制器包括用戶接口(User Interface)模塊、存儲器控制模塊(Memory Controller)模塊、初始化和校準(zhǔn)(Initialization/Calibration)模塊、物理層(Physical Layer)模塊。用戶接口模塊用于連接FPGA內(nèi)部邏輯；存儲器控制器模塊實現(xiàn)DDR3的主要讀寫時序和數(shù)據(jù)緩存交互；初始化和校準(zhǔn)模塊實現(xiàn)DDR3芯片的上電初始化配置以及時序校準(zhǔn)；物理層模塊則實現(xiàn)和DDR3芯片的接口。
DDR3 IP核配置
首先會彈出的Memory Interface Generator介紹頁面，它默認的器件家族(FPGA Family)、器件型號(FPGA Part)、速度等級(Speed Grade)、綜合工具(Synthesis To
總結(jié)
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