灰度圖像采集顯示

在FPGA內部，采集到的視頻數據線通過一個FIFO，將原本與25MHZ時鐘同步的數據流轉換到FPGA內部50MHZ的時鐘。接著將這個數據再送入寫DDR3緩存的異步FIFO中，這個FIFO中的數據一旦達到一定數量，就會被寫入DDR3中。于此同時，使用另一異步FIFO緩存從DDR3讀出的圖像數據；LCD驅動模塊不斷地發出讀圖像數據請求給到這個FIFO，從中讀取圖像數據并送給VGA顯示器進行實時圖像的顯示。

視頻流采集設計

在傳感器上電并且輸入時鐘信號后，同步信號和數據總線便開始配合輸出視頻數據流。上圖是傳感器輸出VGA(752x480像素)并行數據視頻流協議的時序波形。場同步信號FRAME_VALID的每一個高脈沖表示新的一場圖像(或者說是新的一幀圖像)正在傳輸；行同步信號LINE_VALID為高電平時，表示目前的數據總線DOUT[9:0] (實際只是用高8位)上的數據是有效的的視頻流。FRAME_VALID拉高后開始，在LINE_VALID為高電平期間依次傳輸的是第一行 、第二行、第三行、。。。。、第四百八十行數據，每一行包含了752像素的灰

總結

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