學習易錯筆記

將行同步時序圖和場同步時序圖結合起來，就構成了VGA時序圖。

VGA只能識別模擬信號，而FPGA輸出的圖像信息為數字信號。數字圖像信號轉化為模擬圖像信號有二種方法，其一，使用專業的轉換芯片，如常用的轉換芯片AD7123，這種方式更為穩定，但成本稍高；其二使用功權電阻網絡實現數模轉換。

clocking實現PLL IP核的使用。

先跑綜合仿真(Run Synthesis)-可以知道你的綜合代碼有沒有錯誤，在跑仿真文件(Run Simulation)-可以知道你的輸出結果是否和預想的一致。

計數器可以記到最大值，然后歸零，產生脈沖標致信號時，計數到最大值減一。一個計數器記到最大值，然后另一個計數器加一，其中隱含著，一個最大值的進制關系。

實現并轉串在Quartusii中使用ATLDDIO_OUT的IP核或者在VIVADO中使用ODDR原語實現。

時序邏輯有打一拍的本質。

時刻關注：數據采樣、數據更新時刻。

兩個逗號之間是一段，分號之間是一句。

一個計數器的always 標準寫法步驟：先是一個復位條件，然后是一個歸零條件，然后是一個加一條件。

在仿真中修改參數時，只需要在仿真文件中編寫：defparam 例化名(例化_inst).參數 = 新數值。
例如defparam ram_ctrl_inst.CNTMAX = 99;

順序很重要，寫完代碼一定要仿真驗證。時序對齊問題，條件滿足問題。

鎖相環中的locked信號，輸出時鐘只有在locked為高時才會有效，因此會是locked與sys_rst_n相與形成一個新的復位信號

總結

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