狀態機設計技術

就理論而言，任何時序模型都可以歸結為一個狀態機。

狀態機的優勢
（1）高效的過程控制模型。
（2）容易利用現成的EDA工具進行優化設計。
（3）系統性穩定。
（4）高速性能。
（5）高可靠性能。

VHDL狀態機的一般結構

• 從信號輸出方式分，有Mealy和Moore型兩種狀態機
• 從描述結構上分，有單進程狀態機和多進程狀態機
• 從狀態表達方式上分，有符號化狀態機和確定狀態編碼的狀態機
• 從狀態機編碼方式上分，有順序編碼、一位熱碼或其他編碼方式狀態機。
  然而最一般和最常用的狀態機結構中通常包含了說明部分、主控時序進程、主控組合進程、輔助進程等幾個部分。

說明部分
說明部分中使用TYPE語句定義新的數據類型，其元素通常都用狀態機的狀態名來定義。狀態變量（現態和次態）應定義為信號，便于信息傳遞，并將狀態變量的數據類型定義含有既定狀態元素的新定義的數據類型。
通常表述如下：

TYPE FSM_ST IS (s0,s1,s2,s3);SIGNAL current_state,next_state : FAM_ST;其中新定義的數據類型名是FSM_ST,其類型的元素分別是s0,s1,s2,s3，使其恰好表達狀態機的4個狀態。 定義為信號SIGNAL的狀態變量是現態信號current_state和次態信號next_state。他們的數據類型被定義為FSM_ST，因此 現態信號current_state和次態信號next_sta

總結

以上是生活随笔為你收集整理的状态机设计技术的全部內容，希望文章能夠幫你解決所遇到的問題。

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