專用集成電路 -- 反相器

@(知識點匯總)

《數字集成電路--電路、系統與設計》第二版 復習筆記

目錄專用集成電路 -- 反相器Chapter 11.反相器的電壓傳輸特性 （VTC)2. 數字電路的性能3. 環振4. 一階RC網絡5. 功耗Chapter 51. CMOS反向器的VTC曲線2.2 噪聲容限4. 增益曲線2.3 魯棒性2.4 降低電源電壓的影響3. 動態特性3.1 傳播延時3.2 實際設計中的傳播延時3.3 確定反相器鏈的尺寸4. 功耗、能量和能量延時4.1 動態功耗a.電容充放電功耗（開關功耗）b. 直流通路功耗（短路功耗）4.2 靜態功耗

Chapter 1

1.反相器的電壓傳輸特性 （VTC)

(V_{OH}): 額定高電壓
(V_{OL}) : 額定低電壓
(V_{M}) : 門閾值電壓（開關閾值電壓，非晶體管VT）

是(V_{out}=V_{in})的點
是開關特性的中點，在門的輸出端短接到輸入端得到

(V_{IH}): 可接受的高電壓下限
(V_{IL}): 可接受的低電壓上限

這兩個值都是在VTC增益（(dV_{out}/dV_{in}))等于-1的點

(V_{IH}-V_{IL}): 不確定區域，或者叫過渡寬度（Transition Width, TW)

噪聲容限：

(NM_{L}): 低電平噪聲容限

(NM_{L}=V_{IL}-V_{OL})

(NM_{H}): 高電平噪聲容限

(NM_{H}=V_{OH}-V_{IH})

前級的輸出在后級的噪聲容限范圍內是可以接收的。

再生性：

要保證多級反向器級聯以后，輸出能趨向于邏輯電平，需要保證反向器鏈滿足再生性：過渡區增益絕對值大于1，合法區增益絕對值小于1

V0的輸出接到V1的輸入，如果這些反向器都相同，他們的VTC都一樣，只是輸入和輸出對調位置。考察反向器鏈，他們的VTC組合圖如上面。如果滿足再生性，則V0-V1-V2...的輸出會越來越趨近VOH。反之，不滿足再生性（右圖），則輸出趨近VTC交點。

扇入和扇出：

扇出表示連接到驅動門輸出的負載門數目。

增加扇出會影響其邏輯輸出電平（因為扇出電流*輸出電阻將分掉一部分輸出電壓），通過使扇出負載門的輸入電阻盡可能大（輸入電流最小），并保持驅動門的輸出電阻較小（減小負載電流對輸出電壓的影響）可以減小這一影響。
負載門過多影響驅動門動態性能，因此庫單元定義了最大扇出數

扇入

大扇入會使靜態和動態特性都變差

2. 數字電路的性能

性能： 數字電路的計算能力，經常用時鐘頻率衡量（能跑多快）

門的傳播延時：(t_p)， 定義為輸入和輸出波形50%(假設VM是開關中點）翻轉點之間的時間

(t_{pLH}) : 輸出由低到高翻轉的響應時間（跟輸入也有關，不是單純的輸出低到高的時間）

(t_{pHL}) : 輸出由高到低翻轉的響應時間

傳播延時(t_p = frac{t_{pLH}+t_{pHL}}{2})

傳播延時與門的輸入輸出信號斜率有關，而上升下降延時只是針對單個波形，而非門。
(t_r) : 上升時間 10%-90%
(t_f) : 下降時間
取決于驅動門的強度和它所承受的負載

3. 環振

振蕩周期(T = 2*t_p*N) ，其中 (N)是級數。
起振條件：(2Nt_p>>t_f+t_r)
一般至少要5級才能工作。

4. 一階RC網絡

一般反相器可以模擬成如下的一階RC網絡，當輸入加上一個階躍信號（Vin從0到V)

( au=RC)
Vout達到50%時，(t=ln(2) au= 0.69RC), 這里輸入的tr為0，所以 (color{red}{t_p=0.69RC})
輸出(t_f = ln(9) au=color{red}{2.2RC})

5. 功耗

$Power_Delay_Product (PDP) =
Energy_per_operation = P_{av}*t_p $

$Energy_Delay_Product (EDP) =
quality_metric_of_gate = E*t_p $

一階RC網絡的能耗

當加上階躍信號（0-V),信號源從過渡開始到結束，輸入的總能量為：

可以看到，對于階躍輸入，使電容從0充電到V需要的能量和電容大小和電壓有關，與電阻無關。

同樣，從過渡結束時有下面這么多能量存儲在電容上：

另一半的能量消耗在了電阻上。

同樣，在放電時（一個V至0的階躍），存儲在電容上的能量也通過電阻變為熱能。

Chapter 5

1. CMOS反向器的VTC曲線

通過將PMOS管Ids和Vds特性曲線轉換到NMOS管的坐標中，可以得到如下曲線：

### 2. 靜態特性
#### 2.1 開關閾值

開關閾值(V_M)定義為(V_{in}=V_{out})的點，在該區域(V_{GS}=V_{DS}),因此PMOS和NMOS總是飽和的。
通過電流相等的關系聯立P和N的速度飽和區方程可以得到(V_M):

[V_M = frac{rV_{DD}}{1+r}, r = frac{v_{satp}W_p}{v_{satn}W_n}
]

r是P管和N管的相對驅動強度比。一般希望開關閾值在電壓擺幅中點，（以便獲得相同的噪聲容限）也就是VDD/2處，因此要求r=1，也就是P和N的驅動強度相等。
同時，增大P管驅動強度（加大p管寬長比）將使開關閾值大于VDD/2（上漂）；增大N管驅動強度則開關閾值下移。

(V_M)可以表示為P管和N管的寬長比的函數，VDD=2.5：

當(V_M=1.25)時，通過公式計算得到的P和N寬長比之比為3.5

通過曲線可以發現，(V_M)對寬長比的變化相對來說是不敏感的，因此實際工藝生產中并不要求P管寬度等于完全對稱時的寬度。
通過增加P或N的寬度可以使得開關閾值上移或下移，這種不對稱的傳輸特性在設計時非常有用。比如下圖通過調整閾值使得原本對輸入噪聲敏感的反相器變得不那么敏感：

2.2 噪聲容限

VIL和VIH需要計算VTC的增益g=-1的點，不過還有一種簡化的噪聲容限可以用下面的公式表示，相當于將過渡區線性近似。

當然，使用上述近似得到的噪聲容限是比較樂觀的。

4. 增益曲線

通過求解VTC曲線的梯度可以得到增益g關于輸入的曲線：

可以發現：

靜態CMOS反相器也可以作為一個模擬放大器使用，在過渡區會有相當高的增益。但是這一區域很窄，作為放大器的一些其他性質也很差。
可見模擬和數字設計的差異：

模擬設計會把放大器偏置在過渡區中點獲得最大的線性度
而數字設計則將其工作在極端的非線性區域，得到明確和分離很號的高低電平

2.3 魯棒性

器件在不同的制造工藝（Process),工作電壓（Voltage)以及溫度（Temperature)條件下其參數一定會偏離設計中采用的典型值，但靜態CMOS反相器的dc特性對這些變化不敏感，所以可以在很寬的工作條件下正確工作，這也是靜態CMOS門普遍使用的主要原因。

下圖顯示了器件參數變化對VTC的影響：

可見，好的PMOS使開關閾值上移動，差的NMOS使其下移，但無論哪種其正常工作沒有受到影響。

2.4 降低電源電壓的影響

現代工藝尺寸連續縮小迫使電源電壓和器件尺寸也按比例降低。但是器件的閾值電壓卻保持不變。
從增益公式可以發現，電壓降低會使得過渡區增益增大！并且仍能正常工作（這不是非常好，可以改善dc特性，接近理想的反相器）如圖：

但是在接近閾值電壓的VDD下工作會有諸多問題：

雖然降低電壓能減少功耗，但絕對會使門的延時增大。
一旦電源電壓接近閾值電壓，dc特性對器件參數（比如閾值）的波動將變得越發敏感（降低了魯棒性）。
降電壓意味著減少信號擺幅，雖然能抑制系統內部噪聲，比如串擾，但是對外部不變的噪聲將更加敏感。

上圖中右邊圖展示了在非常低的電壓下的工作曲線，可以發現在低于閾值電壓的VDD下電路仍能得到反相器的特性，這實際上處于晶體管的亞閾值工作區，亞閾值電流足以使門在高低電平之間轉換，并得到可接受的VTC.
但這么小的電流值決定了反相器工作非常慢，不過在特殊場景下也可以接受（比如手表）

3. 動態特性

3.1 傳播延時

要精確求解反相器延時需要對電容充放電電流積分，是難以求解的。但是可以通過另一種方式近似，也就是求等效導通電阻轉化為一階RC模型。
MOS管的平均導通電阻為：

對于一個電壓階躍激勵，可以求得傳播延時：

[t_{pHL}=0.69R_{eqN}C_L
,
t_{pLH}=0.69R_{eqP}C_L
]

[t_p = frac{t_{pHL}+t_{pLH}}{2}
]

下圖展示了一個模擬得到的反相器階躍響應輸出曲線：

由于存在柵極到漏極的電容，所以階躍開始時就會把輸入節點上的階躍信號耦合到輸出，導致了圖中的尖峰（過充）。

對于更精確的傳播延時，需要帶入等效電阻公式：

可以發現，當電源電壓足夠大時，傳播延時幾乎和電源電壓無關，因為公式化簡為：

下圖展示了VDD和傳播延時的關系，可以發現，當VDD較大時，傳播延時變化不明顯，或者說提高電源電壓能帶來很小的性能改善。而當電源電壓小于(2V_T)時，延時迅速增加。

因此，減小門延時可以從如下幾個方面考慮：

減小(C_L):包括三部分電容：門本身內部擴散電容，互連線電容和扇出電容
增加晶體管寬長比：提高晶體管的驅動強度，但是也會增加本身的擴散電容（本征電容），當增加的擴散電容開始超過連線和扇出形成外部負載，增加門就不再對延時有貢獻，這也被叫做(color{red}{自載效應})。
提高VDD：會增加功耗，并且到一定程度后改善非常有限。

3.2 實際設計中的傳播延時

器件尺寸比(eta=frac{W/L_p}{W/L_n})對傳播延時也有較大影響，如圖：

可以發現在(eta)比值為1.9時,總的延時最小。
進一步分析延時的組成：

[t_p = 0.69R_{eq}( C_{int} + C_{ext} )
]

[= 0.69R_{eq}C_{int}( 1 + C_{ext}/ C_{int}）
= t_{p0}( 1 + C_{ext}/ C_{int})
]

其中，(C_{int})是本征電容，(t_{p0})是本征延時。表示器件在不加負載時的延時。本征延時跟門的尺寸無關。
增大器件尺寸實際上會增大本征電容，進而減小本征延時，但是會增加硅面積。
定義尺寸系數S,表示反相器跟標準反相器的尺寸比，則(C_{int} = SC_{iref},R_{eq} =R_{ref}/S),S會影響傳播延時：

可以發現，最大的性能改善約為2（1.9），當S大于5時，延時已經得到了較大改善，再增大得到的收益很有限。

3.3 確定反相器鏈的尺寸

增大尺寸可以減小延時，但也增加了輸入電容，當門處于實際環境時如何確定尺寸呢？簡單的反相器鏈是最好的研究起點。
首先反相器的輸入柵極電容(C_g)與本征輸出電容的關系可以寫為：

[C_{int} = gamma C_g
]

對于大多數亞微米工藝(gamma)接近1，延時公式可以重寫為：

[t_p=t_{p0}(1+f/gamma)
]

其中(f=C_{ext}/C_g)為等效扇出。對于一個反相器鏈：

可以得到最終的輸出延時公式為各級延時之和：

要使最后的總延時最小，根據公式可以得到需要每一級的等效扇出相等，也就是需要每級的柵電容是前后的算數平均，假設(F=C_L/C_{g.1})為總等效扇出，則有：

最后的延時可以表示為：

那么如何選擇一個反相器鏈的正確級數呢？
對于給定的F，再選擇級數時，如果級數比較大，則通過對延時求導可以得到最優的級數,在忽略自載時（(gamma = 0))時有收斂解：

[N = ln(F)，且每一級的等效扇出f=e.
]

左圖表示了等效扇出與自載系數的關系，右圖表示(gamma = 1)時的延時和等效扇出的關系：

可見，$gamma = 1$時，最優的f=3.6,選擇稍大的f不會過多影響延時，但可以減少緩沖器級數和面積，通常選擇最優扇出為4.過多的級數會使得f小于最優值，增大延時。

反相器鏈可以加速驅動大負載的延時：
下表展示了無緩沖器，兩級反相器以及反相器鏈在驅動特定負載時的歸一化延時：

可見，反相器鏈相比于直接驅動可以極大地減小延時。

4. 功耗、能量和能量延時

4.1 動態功耗

a.電容充放電功耗（開關功耗）

在第一章已經討論過，MOS管的充放電功耗。充電和放電消耗的總能量為：(C_LV_{DD}^2),其中有一半消耗在P管上，另一半存儲在電容上。在放電時這部分能量通過N管消耗掉。
因此這部分動態功耗取決于開關活動性（每個周期翻轉多少次）：

[color{red}{P_{dyn} = C_LV_{DD}f_{0->1}}
]

其中，(f_{0->1})可以表示為一段時間內的翻轉次數乘上頻率。

---

確定晶體管尺寸使得能耗最小：
下圖是一個靜態反相器驅動外部負載的情形。為考慮負載效應，假設反相器本身被一個最小尺寸器件驅動。目的是使整個電路能耗最小且保持最低性能指標。設計參數是VDD和f。優化的約束是其性能應該和f=1,VDD=Vref的參考電路相當。

通過傳播延時的約束(t_p=t_{pref})可以得到f和VDD的約束關系，如上面的左圖所示。同時根據左圖以及動態功耗公式可以得到右圖f和功耗的關系。
左邊圖很好理解，由最小f=1增加尺寸會使性能提高，因此可以降電壓來降低功耗，但當f達到最優解(f=sqrt{F})(N=2)后，再加大尺寸會增加自載效應，必須提高電壓來彌補性能損失。
通過上圖可以發現：

改變器件尺寸并降低電壓可以有效減少能耗。對于較大扇出F的電路尤其明顯。
在最優f之外過多增大尺寸會付出較大的能量代價。
能量的最優f通常小于考慮性能的最優f。

b. 直流通路功耗（短路功耗）

輸入波形存在上升和下降時間，導致在開關過程中形成直流通路，造成短路電流。假設脈沖電流可以近似為三角形，如下圖：

則可以計算其能量為：

對應的平均功耗$P_{dp}$:
$$
color{red}{P_{dp}=t_{sc}V_{DD}I_{peak}f_{0->1}=C_{sc}V_{DD}^2f_{0->1}}
$$
$C_{sc}$可以看作一個和CL并聯的電容，用來模擬短路功耗。
直流通路引起的功耗和**開關活動性**成正比。其中$t_{sc}$表示導通時間，和VT有關：

下面考察峰值電流(I_{peak})的情況：

當負載很大，RC常數大，輸出端變化很慢，所以輸出的下降時間明顯比輸入上升時間大，輸出在改變之前P管VDS就基本為0，P管就基本關斷了，所以(I_{peak})很小
反之，當負載很小，輸出下降時間明顯小于輸入上升時間，PMOS的VDS大部分時間等于VDD,所以導致了最大的短路電流（PMOS的飽和電流）。
下圖展示了輸出電容跟短路電流的關系：

可以發現，使輸出的上升下降時間大于輸入上升下降時間可以減小短路功耗，但輸出的上升下降時間太大會降低性能，并在扇出門中引起短路電流。可見局部優化是不行的。
從全局角度優化短路功耗：
單個門的輸入和輸出上升下降時間相等對這個門來說不是最優的結果，但是能保持整個電路的短路電流在一定范圍內。下圖是一個反相器的功耗與輸入輸出上升下降時間之比的關系曲線。

可以看到：

當負載電容比較小時，短路功耗將占主導，而當負載電容較大時，功耗都用來充放電負載。
如果使得輸入輸出上升下降時間相等，則大部分功耗與開關功耗也就是充放電功耗有關。只有很小（<10%)一部分來自短路電流。
當電壓降低到VDD<VTN+|VTP|時，兩個器件不會同時導通，短路功耗完全消除。因此在深亞微米工藝下短路功耗不重要。

4.2 靜態功耗

靜態功耗可以表示為：

[P_{stat} = I_{stat}VDD
]

也就是在沒有開關活動時存在電源到地的電流。
正常情況下P和N在正常工作下不會同時導通，但總會有如下形式的泄露電流：

源或漏與襯底之間的反偏二極管漏電（結的泄露電流）

通常情況下非常小，但該部分漏電是由熱產生的載流子引起的，當結溫上升時，結漏電指數上升。
解決辦法：限制電路功耗或者使用有效散熱的封裝

亞閾值電流。

VGS接近閾值電壓時會有源漏電流，在深亞微米工藝下，電源電壓降低導致這一電流越發顯著。
解決辦法：保持較高的閾值電壓。但在現代工藝，保持閾值不變而降低電壓會導致嚴重的性能損失。因此必須要在可接受的亞閾值漏電的前提下同步降低閾值電壓，這就形成了性能和靜態功耗之間的權衡取舍
下圖展示了閾值電壓降低后亞閾值漏電增大的原因：

柵極泄露電流。

柵極采樣了較薄的絕緣層，柵極電子可能發生量子隧穿通過柵氧化層到達源或漏，導致泄露電流。

注：具體降低動態和靜態功耗的方法可以看Synopsys UPF文檔。

總結

以上是生活随笔為你收集整理的专用集成电路 -- 反相器的全部內容，希望文章能夠幫你解決所遇到的問題。

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