電子設(shè)計(jì)自動(dòng)化（英語(yǔ)：Electronic design automation，縮寫(xiě)：EDA）是指利用計(jì)算機(jī)輔助設(shè)計(jì)（CAD）軟件，來(lái)完成超大規(guī)模集成電路（VLSI）芯片的功能設(shè)計(jì)、綜合、驗(yàn)證、物理設(shè)計(jì)（包括布局、布線、版圖、設(shè)計(jì)規(guī)則檢查等）等流程的設(shè)計(jì)方式。

中文名：電子設(shè)計(jì)自動(dòng)化

外文名：Electronic design automation

縮????寫(xiě)：EDA

作????用：完成超大規(guī)模集成電路設(shè)計(jì)

學(xué)????科：電子設(shè)計(jì)自動(dòng)化

領(lǐng)????域：電子設(shè)計(jì)自動(dòng)化

歷史與發(fā)展

在電子設(shè)計(jì)自動(dòng)化出現(xiàn)之前，設(shè)計(jì)人員必須手工完成集成電路的設(shè)計(jì)、布線等工作，這是因?yàn)楫?dāng)時(shí)所謂集成電路的復(fù)雜程度遠(yuǎn)不及現(xiàn)在。工業(yè)界開(kāi)始使用幾何學(xué)方法來(lái)制造用于電路光繪（photoplotter）的膠帶。到了1970年代中期，開(kāi)發(fā)人應(yīng)嘗試將整個(gè)設(shè)計(jì)過(guò)程自動(dòng)化，而不僅僅滿足于自動(dòng)完成掩膜草圖。第一個(gè)電路布局、布線工具研發(fā)成功。設(shè)計(jì)自動(dòng)化研討會(huì)（Design Automation Conference）在這一時(shí)期被創(chuàng)立，旨在促進(jìn)電子設(shè)計(jì)自動(dòng)化的發(fā)展。?[1]?

? ? ? ?電子設(shè)計(jì)自動(dòng)化發(fā)展的下一個(gè)重要階段以卡弗爾·米德（Carver Mead）和琳·康維于1980年發(fā)表的論文《超大規(guī)模集成電路系統(tǒng)導(dǎo)論》（Introduction to VLSI Systems）為標(biāo)志。這一篇具有重大意義的論文提出了通過(guò)編程語(yǔ)言來(lái)進(jìn)行芯片設(shè)計(jì)的新思想。如果這一想法得到實(shí)現(xiàn)，芯片設(shè)計(jì)的復(fù)雜程度可以得到顯著提升。這主要得益于用來(lái)進(jìn)行集成電路邏輯仿真、功能驗(yàn)證的工具的性能得到相當(dāng)?shù)母纳啤ｋS著計(jì)算機(jī)仿真技術(shù)的發(fā)展，設(shè)計(jì)項(xiàng)目可以在構(gòu)建實(shí)際硬件電路之前進(jìn)行仿真，芯片布局、布線對(duì)人工設(shè)計(jì)的要求降低，而且軟件錯(cuò)誤率不斷降低。直至今日，盡管所用的語(yǔ)言和工具仍然不斷在發(fā)展，但是通過(guò)編程語(yǔ)言來(lái)設(shè)計(jì)、驗(yàn)證電路預(yù)期行為，利用工具軟件綜合得到低抽象級(jí)（或稱“后端”）物理設(shè)計(jì)的這種途徑，仍然是數(shù)字集成電路設(shè)計(jì)的基礎(chǔ)。

從1981年開(kāi)始，電子設(shè)計(jì)自動(dòng)化逐漸開(kāi)始商業(yè)化。1984年的設(shè)計(jì)自動(dòng)化會(huì)議（Design Automation Conference）上還舉辦了第一個(gè)以電子設(shè)計(jì)自動(dòng)化為主題的銷售展覽。Gateway設(shè)計(jì)自動(dòng)化在1986年推出了一種硬件描述語(yǔ)言Verilog，這種語(yǔ)言在現(xiàn)在是最流行的高級(jí)抽象設(shè)計(jì)語(yǔ)言。1987年，在美國(guó)國(guó)防部的資助下，另一種硬件描述語(yǔ)言VHDL被創(chuàng)造出來(lái)?，F(xiàn)代的電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)工具可以識(shí)別、讀取不同類型的硬件描述。根據(jù)這些語(yǔ)言規(guī)范產(chǎn)生的各種仿真系統(tǒng)迅速被推出，使得設(shè)計(jì)人員可對(duì)設(shè)計(jì)的芯片進(jìn)行直接仿真。后來(lái)，技術(shù)的發(fā)展更側(cè)重于邏輯綜合。

數(shù)字集成電路的設(shè)計(jì)都比較模塊化（參見(jiàn)集成電路設(shè)計(jì)、設(shè)計(jì)收斂（Design closure）和設(shè)計(jì)流（Design flow (EDA)））。半導(dǎo)體器件制造工藝需要標(biāo)準(zhǔn)化的設(shè)計(jì)描述，高抽象級(jí)的描述將被編譯為信息單元（cell）的形式。設(shè)計(jì)人員在進(jìn)行邏輯設(shè)計(jì)時(shí)尚無(wú)需考慮信息單元的具體硬件工藝。利用特定的集成電路制造工藝來(lái)實(shí)現(xiàn)硬件電路，信息單元就會(huì)實(shí)施預(yù)定義的邏輯或其他電子功能。半導(dǎo)體硬件廠商大多會(huì)為它們制造的元件提供“元件庫(kù)”，并提供相應(yīng)的標(biāo)準(zhǔn)化仿真模型。相比數(shù)字的電子設(shè)計(jì)自動(dòng)化工具，模擬系統(tǒng)的電子設(shè)計(jì)自動(dòng)化工具大多并非模塊化的，這是因?yàn)槟M電路的功能更加復(fù)雜，而且不同部分的相互影響較強(qiáng)，而且作用規(guī)律復(fù)雜，電子元件大多沒(méi)有那么理想。Verilog AMS就是一種用于模擬電子設(shè)計(jì)的硬件描述語(yǔ)言。此文，設(shè)計(jì)人員可以使用硬件驗(yàn)證語(yǔ)言來(lái)完成項(xiàng)目的驗(yàn)證工作最新的發(fā)展趨勢(shì)是將集描述語(yǔ)言、驗(yàn)證語(yǔ)言集成為一體，典型的例子有SystemVerilog。

隨著集成電路規(guī)模的擴(kuò)大、半導(dǎo)體技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化的重要性急劇增加。這些工具的使用者包括半導(dǎo)體器件制造中心的硬件技術(shù)人員，他們的工作是操作半導(dǎo)體器件制造設(shè)備并管理整個(gè)工作車間。一些以設(shè)計(jì)為主要業(yè)務(wù)的公司，也會(huì)使用電子設(shè)計(jì)自動(dòng)化軟件來(lái)評(píng)估制造部門(mén)是否能夠適應(yīng)新的設(shè)計(jì)任務(wù)。電子設(shè)計(jì)自動(dòng)化工具還被用來(lái)將設(shè)計(jì)的功能導(dǎo)入到類似現(xiàn)場(chǎng)可編程邏輯門(mén)陣列的半定制可編程邏輯器件，或者生產(chǎn)全定制的專用集成電路。

現(xiàn)況

現(xiàn)今數(shù)字電路非常模組化（參見(jiàn)集成電路設(shè)計(jì)、設(shè)計(jì)收斂、設(shè)計(jì)流程 (EDA)），產(chǎn)線最前端將設(shè)計(jì)流程標(biāo)準(zhǔn)化，把設(shè)計(jì)流程區(qū)分為許多“細(xì)胞”（cells），而暫不考慮技術(shù)，接著細(xì)胞則以特定的集成電路技術(shù)實(shí)現(xiàn)邏輯或其他電子功能。制造商通常會(huì)提供組件庫(kù)（libraries of components），以及符合標(biāo)準(zhǔn)模擬工具的模擬模型給生產(chǎn)流程。模擬 EDA 工具較不模組化，因?yàn)樗枰嗟墓δ?#xff0c;零件間需要更多的互動(dòng)，而零件一般說(shuō)較不理想。

在電子產(chǎn)業(yè)中，由于半導(dǎo)體產(chǎn)業(yè)的規(guī)模日益擴(kuò)大，EDA 扮演越來(lái)越重要的角色。使用這項(xiàng)技術(shù)的廠商多是從事半導(dǎo)體器件制造的代工制造商，以及使用 EDA 模擬軟件以評(píng)估生產(chǎn)情況的設(shè)計(jì)服務(wù)公司。EDA 工具也應(yīng)用在現(xiàn)場(chǎng)可編程邏輯門(mén)陣列的程序設(shè)計(jì)上。

相關(guān)

• 電子學(xué)主題

• 電路設(shè)計(jì)、電子電路設(shè)計(jì)、集成電路設(shè)計(jì)

• 電子設(shè)計(jì)自動(dòng)化軟件比較

• 計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助工程

• 硬件描述語(yǔ)言

總結(jié)

以上是生活随笔為你收集整理的#EDA（电子设计自动化）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

如果覺(jué)得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。