EDA 電子設計自動化VHDL系列課程1–加【減】法器的設計

本EDA系列介紹的系統環境是：

軟件： VHDL編程語言 ；
工具： Quartus13.0
FPGA 芯片是： Cyclone III ： EP3C10E144C8
實驗電路板：

該電路板 有 10個機械開關輸入端，和 16個機械按鈕 輸入端。（機械開關表示上升沿和下降沿產生抖動調變，對時序電路產生不良影響）。
有16個 LED 8段碼顯示器，和16*16 點陣式顯示器。

引腳鏈接方式：

1）一位半加器【加法器】的設計：

邏輯表達式：
Si=Ai⊕Bi
Co=Ai·Bi

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ssum IS PORT(A : IN STD_LOGIC; B : IN STD_LOGIC;S : OUT STD_LOGIC; CO : OUT STD_LOGIC); END ssum;ARCHITECTURE bdf_type OF ssum IS BEGIN CO <= A AND B;S <= A XOR B; END bdf_type;

2）一位全加器【加法器】的設計：

邏輯表達式：
Si=Ai⊕Bi⊕Ci-1
Co=Ai·Bi + Ci-1·(Ai⊕Bi)

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ssum IS PORT(A : IN STD_LOGIC; B : IN STD_LOGIC;S : OUT STD_LOGIC; CO : OUT STD_LOGIC); END ssum;ARCHITECTURE bdf_type OF ssum IS BEGIN CO <= NOT A AND B;S <= A XOR B; END bdf_type;

3） 兩位加法器設計：

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY vsum IS PORT(Cin : IN STD_LOGIC;A, B: IN STD_LOGIC_VECTOR(1 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(1 DOWNTO 0);Cout: OUT STD_LOGIC); END vsum;ARCHITECTURE hsub OF vsum IS SIGNAL Ct : STD_LOGIC; BEGIN S(0) <= A(0) XOR B(0) XOR Cin;Ct <= (A(0) AND B(0)) OR (B(0) AND Cin) OR (A(0) AND Cin);S(1) <= A(1) XOR B(1) XOR Ct;Cout <= (A(1) AND B(1)) OR (B(1) AND Ct) OR (A(1) AND Ct); END hsub;

總結

以上是生活随笔為你收集整理的EDA 电子设计自动化VHDL系列课程1--加【减】法器的设计的全部內容，希望文章能夠幫你解決所遇到的問題。

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