锆石 Hello FPGA 笔记——part1 数字电路篇
數(shù)字電路基礎(chǔ)知識(shí)
數(shù)字量、模擬量
數(shù)制和編碼
二、八、十、十六、BCD碼(2421、8421、5121、格雷碼、余3碼、余3循環(huán)碼)
邏輯代數(shù)
與、或、非、與非
表示方式:函數(shù)表達(dá)式、真值表、邏輯圖、卡諾圖
組合邏輯電路
- 概述
輸出僅與輸入有關(guān),無記憶功能. - 設(shè)計(jì)
– 小規(guī)模集成電路(門電路)
??邏輯功能->真值表->最簡函數(shù)表達(dá)式->邏輯圖
– 中規(guī)模(集成模塊)
– 大規(guī)模(可編程邏輯器件) - 競爭與冒險(xiǎn)
– 產(chǎn)生原因:信號(hào)有傳輸時(shí)間
– 識(shí)別:同時(shí)具有原變量和反變量
??F=AA ̄\overline{\text{A}}A??1冒險(xiǎn)
??F=A+A ̄\overline{\text{A}}A?0冒險(xiǎn)
– 消除
??重新邏輯設(shè)計(jì):F=AC ̄\overline{\text{C}}C+BC+AB
組合邏輯電路模塊
編碼器
二進(jìn)制編碼器(2n->n)-具有互相排斥輸入的編碼器 優(yōu)先編碼器
譯碼器
二進(jìn)制譯碼器(n->2n)
顯示譯碼器
數(shù)據(jù)選擇器
八選一數(shù)據(jù)選擇器
數(shù)值比較器
加法器(基礎(chǔ))
- 半加器(input A、B | output S(sum)、C(向高位的進(jìn)位))
- 全加器
時(shí)序邏輯電路
概述
定義:任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào),而且還與以前的輸入有關(guān)。
存儲(chǔ)電路:雙穩(wěn)態(tài)電路——鎖存器、觸發(fā)器
– RS鎖存器(交叉反饋結(jié)構(gòu))
?SD置位?RD復(fù)位
?置位 SD=1,RD=0;
?復(fù)位 SD=0,RD=1;
?保持 SD=0,RD=0;
?禁止出現(xiàn) SD=1,RD=1;
– 門控RS鎖存器(控制端C,電平觸發(fā))
– D鎖存器:將輸入端的單路數(shù)據(jù)D存入到鎖存器中的電路
?控制門電路+RS鎖存器
鎖存器存在的問題——空翻
?當(dāng)控制信號(hào)在一次有效狀態(tài)期間,輸出狀態(tài)發(fā)生多次變化。
?有害,使時(shí)序電路不能按照時(shí)鐘節(jié)拍工作,造成系統(tǒng)錯(cuò)誤。
– 主從D觸發(fā)器(邊沿觸發(fā))
描述方法(RS鎖存器為例)
- 特性表(狀態(tài)轉(zhuǎn)換真值表)
反映輸入變量、原狀態(tài)、新狀態(tài)之間關(guān)系的一種真值表。
原狀態(tài):Qn,新狀態(tài)Qn+1
如圖:
- 特性方程
- 狀態(tài)圖
- 波形圖
寄存器和計(jì)數(shù)器
- 寄存器(能夠存儲(chǔ)多位二進(jìn)制數(shù)碼發(fā)時(shí)序電路)
- 移位寄存器(單向、雙向)
以右移寄存器為例:
- 移位寄存器(單向、雙向)
- 計(jì)數(shù)器(計(jì)數(shù)、定時(shí)、分頻)
eg:模16同步(共用1個(gè)時(shí)鐘)加法計(jì)數(shù)器
異步
設(shè)計(jì)與分析
-
分析
根據(jù)已知的電路圖寫出對應(yīng)的函數(shù)式(輸入方程、狀態(tài)方程(驅(qū)動(dòng)方程)、輸出方程 )
根據(jù)得到的函數(shù)式寫出對應(yīng)的特性表
根據(jù)得到的特性表畫出對應(yīng)的狀態(tài)圖
根據(jù)得到的狀態(tài)圖分析出對應(yīng)的邏輯規(guī)律 -
設(shè)計(jì)
根據(jù)已知的邏輯規(guī)律畫出對應(yīng)的狀態(tài)圖
根據(jù)得到的狀態(tài)圖寫出對應(yīng)的特性表
根據(jù)得到的特性表寫出對應(yīng)的函數(shù)式
根據(jù)得到的函數(shù)式畫出對應(yīng)的電路圖
把外部提供輸入變量的電路稱為米里型電路
把內(nèi)部反饋提供輸入變量的電路稱為摩爾型電路——序列信號(hào)發(fā)生器(自啟動(dòng)電路)
總結(jié)
以上是生活随笔為你收集整理的锆石 Hello FPGA 笔记——part1 数字电路篇的全部內(nèi)容,希望文章能夠幫你解決所遇到的問題。
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