【重拾FPGA】读锆石科技硬件语法篇有感
最近一直在學習FPGA編程的思想,如何才能讓自己擺脫C語言,做到眼中代碼,心中電路,這是我最近一直在思考的問題。讀了一下鋯石科技的FPGA硬件語法篇后,我發(fā)現(xiàn)了很多自己平時寫Verilog時沒有注意到的地方,帶有C語言影子的地方,在這里總結(jié)一下,希望自己在日后寫Verilog時不要再犯了
擺脫C語言!!!
1.三段式狀態(tài)機
圖來自鋯石科技。
可見,對于狀態(tài)機的狀態(tài)編碼,我們應該使用格雷碼,還記得數(shù)電課老師說格雷碼一次只改變一位,一直不知道有什么用,現(xiàn)在真的是恍然大悟!這樣可以避免毛刺,避免因為兩位變化不同步而進入錯誤狀態(tài)!
然后對于三段式狀態(tài)機
第一段:時序邏輯,使當前狀態(tài)變?yōu)橄乱粻顟B(tài)
第二段:組合邏輯,根據(jù)條件改變下一狀態(tài)
第三段:組合邏輯,根據(jù)狀態(tài)條件寫輸出
然后使用一個D觸發(fā)器來寄存輸出值,這一點下文會講
?
2.使用D觸發(fā)器來寄存值,使時序邏輯和組合邏輯分開
在Verilog中,時序電路用非阻塞賦值 <= ,組合邏輯使用阻塞賦值 = ,當電路較大時,容易分不清楚導致時序混亂,使用D觸發(fā)器來將其分開,是一種不錯的辦法,如下圖:
led_reg_n是組合邏輯中改變的,我們在組合邏輯中對其進行改變值得操作,然后在時序邏輯中,將其通過D觸發(fā)器賦值給led_reg,便實現(xiàn)了分離。
又如同這個計數(shù)器得寫法:
這樣的有點引用鋯石科技的話:
所以,請記住改變值用組合邏輯!然后再通過D觸發(fā)器時序邏輯傳出去!
總結(jié)
以上是生活随笔為你收集整理的【重拾FPGA】读锆石科技硬件语法篇有感的全部內(nèi)容,希望文章能夠幫你解決所遇到的問題。
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