? ? 因?yàn)镕FT ip的處理是浮點(diǎn)類型，輸入輸出數(shù)據(jù)都為浮點(diǎn)。需要將16bitI/Q數(shù)據(jù)轉(zhuǎn)換為32bit浮點(diǎn)。首先是在網(wǎng)上搜索整數(shù)轉(zhuǎn)二進(jìn)制浮點(diǎn)方法，想verilog代碼實(shí)現(xiàn)，無意中發(fā)現(xiàn)有整數(shù)轉(zhuǎn)浮點(diǎn)IPcore。

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• 在Modelsim中驗(yàn)證整數(shù)轉(zhuǎn)換浮點(diǎn)IP的使用正確性；

• 通過計(jì)算浮點(diǎn)的覆蓋范圍知道3.4e+38；可以包括四次方運(yùn)算的最大值范圍；

• FFT IP core的閱讀使用，根據(jù)輸入輸出信號(hào)，分別確定各信號(hào)的作用 與時(shí)序；

• 在FFT仿真時(shí)，TB文件給入數(shù)據(jù)沒有考慮輸入數(shù)據(jù)應(yīng)該是二進(jìn)制浮點(diǎn)類型，導(dǎo)致第一次仿真無數(shù)據(jù)輸出；在仿真時(shí)應(yīng)該關(guān)注IP core 輸出的任何有效指示信號(hào)，反饋信號(hào)。確保IP core 正常使用之后再添加 到別的模塊中；

• 浮點(diǎn)運(yùn)算中間數(shù)據(jù)也應(yīng)該使用浮點(diǎn)類型乘除，加減方法。千萬不可以使用常規(guī)減加方法；

• 數(shù)據(jù)源一定要保持穩(wěn)定，不然非常容易影響后續(xù)的數(shù)據(jù)處理模塊；很難分析原因；

• 在修改項(xiàng)目文件時(shí)，修改部分相關(guān)的部分都需要考慮是否需要修改。不可以遺忘，所以說模塊化設(shè)計(jì)，按功能劃分好處就是修改時(shí)能夠更加輕松準(zhǔn)確；

• 在項(xiàng)目中輸出管腳千萬記得對(duì)其約束位置，不可以閑置！因?yàn)殚e置會(huì)使得這些個(gè)輸出隨機(jī)分配到FPGA引腳，也就是會(huì)給fpga輸入隨機(jī)的信號(hào)干擾fpga的正常工作，非常危險(xiǎn)！

• 數(shù)據(jù)的延時(shí)和數(shù)據(jù)的有效使能必須在輸入和輸出模塊時(shí)對(duì)齊！不可以遺留延時(shí)問題到下一個(gè)模塊；

• 不要隨意懷疑軟件不正常工作，更加不要隨意重裝這種大型軟件。在做重大決策，要在排除其他可能的情況下做出。不要輕易處理。最好的方法是對(duì)比。

• 在signalTap中添加信號(hào)不要將post synthesis 類型和pre synthesis類型混合！！！選擇presybthesis類型可能更費(fèi)時(shí)間查找相應(yīng)的node。可以縮小查找范圍，模糊查找；

• 要完整的顯示一幀數(shù)據(jù)頻譜，必須要采集到完整的一幀以上數(shù)據(jù)；并且signalTap中采樣時(shí)鐘一定要跟數(shù)據(jù)匹配；

• 添加四次運(yùn)算模塊之前，先仿真確保數(shù)據(jù)無溢出現(xiàn)象；存在個(gè)別向下溢出！

• 先確定輸入數(shù)據(jù)無問題，在查看輸出數(shù)據(jù)是否有誤！

• Matlab讀取的signalTap的數(shù)據(jù)方式是否不合適？編寫整數(shù)型轉(zhuǎn)化為二進(jìn)制浮點(diǎn)型數(shù)據(jù)；

• 一直擔(dān)心四次方運(yùn)算結(jié)果在FFT中運(yùn)算超過了單精度浮點(diǎn)運(yùn)算范圍，所以在16bitI/Q進(jìn)入時(shí)先除以2^14.再進(jìn)行FFT運(yùn)算；

• 關(guān)于延時(shí)模塊：用移位寄存器方法比用always模塊延時(shí)更加節(jié)省資源；

• 盡量減少PLL的使用，這樣可以更好的約束時(shí)序；

• 仿真之前一定要想好預(yù)期的目標(biāo)信號(hào)，目標(biāo)波形時(shí)序；

• 嚴(yán)謹(jǐn)確保每一步的正確，否則會(huì)影響下一步處理。

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總結(jié)

以上是生活随笔為你收集整理的浮点IP FFT的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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