可配置的邏輯塊（CLB）內部結構

CLB是FPGA內主要的邏輯資源，用于實現組合邏輯電路和時序邏輯電路。

CLB的構成：

每個CLB包含2個Slice，兩個Slice之間沒有直接的連接關系。

CLB內部結構圖：

Slice

Xilinx 7系列FPGA中的Slice包括兩種，分別為SLICEL（L表示Logic）和SLICEM（M表示Memory）。其中SLICEL占Slice的三分之二，SLICEM占Slice的三分之一。

Sclice由4個查找表（LUT）、8個觸發器、多路復用器和算術進位邏輯構成，他們各自連接到相鄰的開關矩陣。其中Slice中的LUTs可以被配置成下面兩種：

（1）一個6輸入1輸出的LUT；
（2）兩個5輸入LUT，兩個輸出是獨立的；但是這兩個LUT輸入數據的邏輯和地址是相同的。

SLICEM中6輸入的LUTs可以配置成（僅SLICEM中的LUTs才可這樣配置）：

（1）分布式64bit的RAM；
（2）32bit移位寄存器；
（3）2個16bit移位寄存器。

Slice中的SLICEL和SLICEM結構如下圖：

SLICEL結構圖：

SLICEM結構圖：

CLB 和Slice的位置關系：


由上面兩圖可知：
（1）Slice0位于CLB的左下方，Slice1位于CLB的右上方；
（2）X后面的編號表示該Slice所處列的位置（由左向右）；
（3）Y后面的標號表示該Slice所處行的位置（由下向上）。

下文將逐一介紹各部分的功能。

總結

以上是生活随笔為你收集整理的可配置的逻辑块（CLB）的全部內容，希望文章能夠幫你解決所遇到的問題。

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