JESD204B的AXI4-Lite時序分析

1.前言

? ? ? ? 本人在寫JESD204B的AXI4-Lite配置接口時，發現對端口時序的理解和常規的理解不一樣，因此寫這篇文章以作記錄，具體如下。

1.1寫時序異常

? ? ? ? ? 按常規理解的時序圖(參照SRIO)寫出來的代碼，ready是因，valid是果。在仿真時發現在時鐘復位配置好后，ready信號并沒有按想象中一樣，會先拉高來等待輸入數據。ready信號是一直為0的。

? ? ? ? ?檢查配置情況發現配置沒有錯誤，然后對比JESD204B ip核的demo文件仿真圖，發現ready信號要先等valid信號有效后才會輸出一個時鐘的有效信號。這成了valid是因，ready是果。因果和常規理解的是反著的。

? ? ? 具體的情況見第3節。

1.2讀時序異常

? ? ? ?按常規理解的時序為，ready準備好后，輸入讀取的地址并且valid有效時，ready會拉低去處理內部信號，在輸出對應地址數據后，再次拉高等待下一次讀取。

? ? ? ?但是JESD204B的ip中AXI4-Lite配置接口的讀aready是隔一段時間輸出一個固定的2個時鐘高ready。即使是在availd拉高后aready也不會根據availd拉低，依然是輸出固定的2個時鐘高信號。這導致我們在需要連續讀取內部數據時，不能單純的把aready當成讀取下一個地址準備好的依據。

? ? ? 具體情況見第4節。

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?2.JESD204B的AXI4-Lite接口功能

? ? ?AXI4-Lite部分的接口是用于配置JESD204 core 的寄存器，其中有一些關鍵參數是必須要配置的，比如：

)M:（converters/device）:AD/DA器件的轉換通道數

)L:（Lanes per Link）:接的通道線數量，即占用GTX線數

)LR:（Line Rate）：單根線（通道）的速率，LR=(M*S*N’*10/8*FC)/L,FC為采樣率；

)F:（octets per frame）：每幀包含的字節數，F=(M*S*N’)/(8*L)；

)K:（frames per multiframe）:一個多幀包含多少個幀,根據AD/DA手冊填寫，一般是32；

)N:轉換器的分辨率；

)N’:word的長度，4的倍數，N’=N+CS+T,CS是控制位，T是尾碼；

)S:（samples）：S表示每一個轉換器每一幀中的采樣次數。一般情況下，S都是1,。S必須是整數。協議中允許S大于1，但是S等于1的時候開業保證幀時鐘和采樣時鐘相等。比如S=1，則一個500MSPS的轉換器，幀時鐘也是500M。

? ? ? ?因此配置JESD204B的AXI4-Lite接口是必須的。下面談談我對JESD204B的AXI4-Lite接口時序的理解，僅做參考。

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3.寫時序

? ? ? ? srio中的時序為常規理解的時序圖，demo中時序情況為JESD204B的ip核時序情況。

3.1 srio中的寫時序說明

? ? ? ? 由于JESD204B的ip核手冊《pg066》上沒有這一部分的時序講解，因此我參照srio的ip核手冊《pg007》上的寫時序寫了第一版程序。Srio中的寫時序如下圖所示。

? ? ? ? 下面1)~3)是客戶端需要處理的，4)是ip核內部處理的。

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3.2 demo中的寫時序情況

)寫地址awaddr：在寫地址準備好信號awready==1時有效(awvalid=1)，在awready==0時無效；

)寫數據wdata：在寫數據準備好信號wready==1時有效(wvalid=1),在wready==0時無效；

)寫響應準備好信號bready：在寫地址、寫數據有效時變高，在寫響應有效指示信號bvalid==1時，變低。

)寫地址準備好信號awready、寫數據準備好信號wready：在無寫響應時變高，在寫地址、寫數據有效時變低。

? ? ? ? demo中的寫時序情況為寫數據有效為因，寫數據準備好信號為果。具體如下：

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?4.?讀時序?

?4.1srio中的讀序說明

)寫數據時序：在一個時刻先寫入寫數據wdata，wvalid拉高,等待wready有效后再把寫數據有效信號wvalid拉低；

)寫地址時序：在寫入數據有效的同時，寫入地址awaddr，awvalid拉高,等待awready有效后再把awvalid拉低。

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? ? ? ? 常規的讀理解為在讀準備好時輸入需要讀取的地址，給入讀取的地址有效后，準備信號就會拉低，去處理內部數據。如下圖的srio讀時序圖：

? ? ? ? srio讀時序理解為：

)讀地址寫入情況：在讀地址準備好信號arready為高時輸入需要讀取的地址araddr，同時arvalid為高即可。arvalid保持一個時鐘，在arready為低時也為低；

)讀相應準備好信號：在arready為低時拉高，在讀響應信號rvalid拉高后拉低。

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4.2demo中的讀時序

? ? ? ? demo中的讀時序如下圖所示:

)讀地址準備好信號arready：每隔一個固定的時間段會輸出固定的兩個時鐘高信號，準備接收讀地址。經驗證并不是看到arvalid拉高后主動拉低的；

)可接收下一個讀地址的條件：雖然一次性會輸出兩個時鐘的arready信號，但是一次卻只能接收一個讀地址。需要在讀響應后rvalid拉高一個時鐘后才能再次接收下一個讀地址。

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總結

以上是生活随笔為你收集整理的JESD204B的AXI4-Lite时序分析（对比SRIO的AXI4-Lite时序分析）的全部內容，希望文章能夠幫你解決所遇到的問題。

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