JESD204B的AXI4-Lite時(shí)序分析

1.前言

? ? ? ? 本人在寫JESD204B的AXI4-Lite配置接口時(shí)，發(fā)現(xiàn)對端口時(shí)序的理解和常規(guī)的理解不一樣，因此寫這篇文章以作記錄，具體如下。

1.1寫時(shí)序異常

? ? ? ? ? 按常規(guī)理解的時(shí)序圖(參照SRIO)寫出來的代碼，ready是因，valid是果。在仿真時(shí)發(fā)現(xiàn)在時(shí)鐘復(fù)位配置好后，ready信號并沒有按想象中一樣，會先拉高來等待輸入數(shù)據(jù)。ready信號是一直為0的。

? ? ? ? ?檢查配置情況發(fā)現(xiàn)配置沒有錯(cuò)誤，然后對比JESD204B ip核的demo文件仿真圖，發(fā)現(xiàn)ready信號要先等valid信號有效后才會輸出一個(gè)時(shí)鐘的有效信號。這成了valid是因，ready是果。因果和常規(guī)理解的是反著的。

? ? ? 具體的情況見第3節(jié)。

1.2讀時(shí)序異常

? ? ? ?按常規(guī)理解的時(shí)序?yàn)?#xff0c;ready準(zhǔn)備好后，輸入讀取的地址并且valid有效時(shí)，ready會拉低去處理內(nèi)部信號，在輸出對應(yīng)地址數(shù)據(jù)后，再次拉高等待下一次讀取。

? ? ? ?但是JESD204B的ip中AXI4-Lite配置接口的讀aready是隔一段時(shí)間輸出一個(gè)固定的2個(gè)時(shí)鐘高ready。即使是在availd拉高后aready也不會根據(jù)availd拉低，依然是輸出固定的2個(gè)時(shí)鐘高信號。這導(dǎo)致我們在需要連續(xù)讀取內(nèi)部數(shù)據(jù)時(shí)，不能單純的把a(bǔ)ready當(dāng)成讀取下一個(gè)地址準(zhǔn)備好的依據(jù)。

? ? ? 具體情況見第4節(jié)。

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?2.JESD204B的AXI4-Lite接口功能

? ? ?AXI4-Lite部分的接口是用于配置JESD204 core 的寄存器，其中有一些關(guān)鍵參數(shù)是必須要配置的，比如：

)M:（converters/device）:AD/DA器件的轉(zhuǎn)換通道數(shù)

)L:（Lanes per Link）:接的通道線數(shù)量，即占用GTX線數(shù)

)LR:（Line Rate）：單根線（通道）的速率，LR=(M*S*N’*10/8*FC)/L,FC為采樣率；

)F:（octets per frame）：每幀包含的字節(jié)數(shù)，F=(M*S*N’)/(8*L)；

)K:（frames per multiframe）:一個(gè)多幀包含多少個(gè)幀,根據(jù)AD/DA手冊填寫，一般是32；

)N:轉(zhuǎn)換器的分辨率；

)N’:word的長度，4的倍數(shù)，N’=N+CS+T,CS是控制位，T是尾碼；

)S:（samples）：S表示每一個(gè)轉(zhuǎn)換器每一幀中的采樣次數(shù)。一般情況下，S都是1,。S必須是整數(shù)。協(xié)議中允許S大于1，但是S等于1的時(shí)候開業(yè)保證幀時(shí)鐘和采樣時(shí)鐘相等。比如S=1，則一個(gè)500MSPS的轉(zhuǎn)換器，幀時(shí)鐘也是500M。

? ? ? ?因此配置JESD204B的AXI4-Lite接口是必須的。下面談?wù)勎覍ESD204B的AXI4-Lite接口時(shí)序的理解，僅做參考。

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3.寫時(shí)序

? ? ? ? srio中的時(shí)序?yàn)槌Ｒ?guī)理解的時(shí)序圖，demo中時(shí)序情況為JESD204B的ip核時(shí)序情況。

3.1 srio中的寫時(shí)序說明

? ? ? ? 由于JESD204B的ip核手冊《pg066》上沒有這一部分的時(shí)序講解，因此我參照srio的ip核手冊《pg007》上的寫時(shí)序?qū)懥说谝话娉绦颉rio中的寫時(shí)序如下圖所示。

? ? ? ? 下面1)~3)是客戶端需要處理的，4)是ip核內(nèi)部處理的。

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3.2 demo中的寫時(shí)序情況

)寫地址awaddr：在寫地址準(zhǔn)備好信號awready==1時(shí)有效(awvalid=1)，在awready==0時(shí)無效；

)寫數(shù)據(jù)wdata：在寫數(shù)據(jù)準(zhǔn)備好信號wready==1時(shí)有效(wvalid=1),在wready==0時(shí)無效；

)寫響應(yīng)準(zhǔn)備好信號bready：在寫地址、寫數(shù)據(jù)有效時(shí)變高，在寫響應(yīng)有效指示信號bvalid==1時(shí)，變低。

)寫地址準(zhǔn)備好信號awready、寫數(shù)據(jù)準(zhǔn)備好信號wready：在無寫響應(yīng)時(shí)變高，在寫地址、寫數(shù)據(jù)有效時(shí)變低。

? ? ? ? demo中的寫時(shí)序情況為寫數(shù)據(jù)有效為因，寫數(shù)據(jù)準(zhǔn)備好信號為果。具體如下：

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?4.?讀時(shí)序?

?4.1srio中的讀序說明

)寫數(shù)據(jù)時(shí)序：在一個(gè)時(shí)刻先寫入寫數(shù)據(jù)wdata，wvalid拉高,等待wready有效后再把寫數(shù)據(jù)有效信號wvalid拉低；

)寫地址時(shí)序：在寫入數(shù)據(jù)有效的同時(shí)，寫入地址awaddr，awvalid拉高,等待awready有效后再把a(bǔ)wvalid拉低。

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? ? ? ? 常規(guī)的讀理解為在讀準(zhǔn)備好時(shí)輸入需要讀取的地址，給入讀取的地址有效后，準(zhǔn)備信號就會拉低，去處理內(nèi)部數(shù)據(jù)。如下圖的srio讀時(shí)序圖：

? ? ? ? srio讀時(shí)序理解為：

)讀地址寫入情況：在讀地址準(zhǔn)備好信號arready為高時(shí)輸入需要讀取的地址araddr，同時(shí)arvalid為高即可。arvalid保持一個(gè)時(shí)鐘，在arready為低時(shí)也為低；

)讀相應(yīng)準(zhǔn)備好信號：在arready為低時(shí)拉高，在讀響應(yīng)信號rvalid拉高后拉低。

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4.2demo中的讀時(shí)序

? ? ? ? demo中的讀時(shí)序如下圖所示:

)讀地址準(zhǔn)備好信號arready：每隔一個(gè)固定的時(shí)間段會輸出固定的兩個(gè)時(shí)鐘高信號，準(zhǔn)備接收讀地址。經(jīng)驗(yàn)證并不是看到arvalid拉高后主動拉低的；

)可接收下一個(gè)讀地址的條件：雖然一次性會輸出兩個(gè)時(shí)鐘的arready信號，但是一次卻只能接收一個(gè)讀地址。需要在讀響應(yīng)后rvalid拉高一個(gè)時(shí)鐘后才能再次接收下一個(gè)讀地址。

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總結(jié)

以上是生活随笔為你收集整理的JESD204B的AXI4-Lite时序分析（对比SRIO的AXI4-Lite时序分析）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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