本設計使用verilog語言實現擾碼器設計與仿真

本工程在quartusII下實現并在modelsim下進行仿真

設計中包括加擾器和解擾器模塊、仿真測試模塊等.

下面是工程截圖：

下面是modelsim仿真截圖：

仿真代碼部分可以自己設計更改，輸出也會不同。

代碼如下：

module scram(clk,rst_n,scram_in,scram_out,descram_out);
input clk,rst_n;
input [7:0] scram_in;  //擾碼器的輸入端
output  [7:0] scram_out,descram_out;  //擾碼器的輸出端，也是解擾器的輸入;解擾器的輸出端 
     /*parameter period=20;
      init

總結

以上是生活随笔為你收集整理的verilog扰码器设计及仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

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