本設(shè)計(jì)使用verilog語(yǔ)言實(shí)現(xiàn)擾碼器設(shè)計(jì)與仿真

本工程在quartusII下實(shí)現(xiàn)并在modelsim下進(jìn)行仿真

設(shè)計(jì)中包括加擾器和解擾器模塊、仿真測(cè)試模塊等.

下面是工程截圖：

下面是modelsim仿真截圖：

仿真代碼部分可以自己設(shè)計(jì)更改，輸出也會(huì)不同。

代碼如下：

module scram(clk,rst_n,scram_in,scram_out,descram_out);
input clk,rst_n;
input [7:0] scram_in;  //擾碼器的輸入端
output  [7:0] scram_out,descram_out;  //擾碼器的輸出端，也是解擾器的輸入;解擾器的輸出端 
     /*parameter period=20;
      init

總結(jié)

以上是生活随笔為你收集整理的verilog扰码器设计及仿真的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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