本設(shè)計(jì)使用QuartusII , verilog 語(yǔ)言。也可以在vivado,ISE下創(chuàng)建。

智能小車競(jìng)速的代碼，仿真和代碼都有，可以實(shí)現(xiàn)小車的尋跡功能等。

下面是工程截圖：

//智能小車競(jìng)速的代碼，仿真和代碼都有，可以實(shí)現(xiàn)小車的尋跡功能等
module car_top(
clk,reset_n,
sensor,            //sensor input
start,            //start bottom
ena,enb,in1,in2,in3,in4,    //output to driver board
led_debug    //for test,  [3]:go left, [2]:go ahead, [0]:go right
);
parameter    SENSOR_WIDTH    = 5;
input    clk,reset_n;
input    [SENSOR_WIDTH-1:0]    sensor;
input    start;
output    ena,enb,in1,in2,in3,in4; output    [3:0]    led_debug;

wire    [SENSOR_WIDTH-1:0]    sensor_sync;
wire    go;

總結(jié)

以上是生活随笔為你收集整理的FPGA实现智能小车竞速的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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