數(shù)字電路設(shè)計(jì)題目：病房呼叫系統(tǒng)的FPGA實(shí)現(xiàn)。實(shí)現(xiàn)了題目要求：支持呼叫記憶功能，有呼叫優(yōu)先級(jí)，護(hù)士值班室可給予病房呼叫響應(yīng)信號(hào)。

使用verilog語言

在QuartusII下實(shí)現(xiàn)

文工程沒有調(diào)用IP核，都是自己設(shè)計(jì)的代碼文件，可以用于ISE，vivado等開發(fā)工具下使用

下面是工程頂層模塊代碼部分截圖：

頂層模塊代碼：

module SRCall(clk,rst_n,rea_1_n,sin_8_n,request,alarm_clk,ds_shcp,ds_stcp,ds_data);
    input clk,rst_n;//systerm reset
    input rea_1_n;//reaction for request
    input[7:0] sin_8_n;
    
    output request;
    output alarm_clk;
    output ds_shcp,ds_stcp,ds_data;
    
    wire[7:0] rea_8_n;
    wire[7:0] sin_8_n;
    wire[7:0] sout_8;
    
    wire[7:0] I;
    w

總結(jié)

以上是生活随笔為你收集整理的FPGA病房呼叫系统实现的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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