verilog7人表决电路设计
內(nèi)容及要求
完成7人表決電路設(shè)計(jì)，LED燈表示通過、否決。
（1）開關(guān)表示贊成與否，1~8編號（1贊成）；
（2）LED顯示表決的結(jié)果；
（3）數(shù)碼管顯示否決的人數(shù)；
（5）工作時(shí)鐘板上為準(zhǔn)；
（6）完成全部流程：設(shè)計(jì)規(guī)范文檔、模塊設(shè)計(jì)、代碼輸入、功能仿真、約束與綜合、布局布線、時(shí)序仿真、下載驗(yàn)證等。
七人表決器電路是一簡單的輸入信號檢測與處理，顯示表決結(jié)果信號的電路。本文詳細(xì)介紹了依據(jù)功能要求進(jìn)行表決器電路方案設(shè)計(jì)的過程，并在此基礎(chǔ)上將整體電路劃分為數(shù)碼管選擇模塊，贊成與反對人數(shù)統(tǒng)計(jì)模塊，結(jié)果顯示模塊等主要功能模塊。實(shí)現(xiàn)中采用Verilog HDL描述，ModelSim進(jìn)行功能仿真，QuartusII進(jìn)行邏輯綜合和適配下載，最后在Altera公司的Clone芯片上實(shí)現(xiàn)并完成測試。在此過程中，完整地建立了測試平臺(tái)，完成了功能和時(shí)序仿真，從而保證了設(shè)計(jì)的功能與時(shí)序的正確性。
課設(shè)報(bào)告及代碼截圖：
設(shè)計(jì)代碼：
模塊一：數(shù)碼管選擇模塊
`timescale 1ns/1ns
總結(jié)
以上是生活随笔為你收集整理的verilog7人表决电路设计的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。
