使用Verilog語言設計密碼鎖，在vivado下創(chuàng)建工程，并使用testbench在vivado下仿真，得到正確的結(jié)果。該密碼鎖具有設置密碼的功能，當輸入正確的密碼時可以輸出open信號，當錯誤時輸出close信號。
可以觀看下面仿真圖即可明白道理。

該密碼鎖可以在開發(fā)板上進行實際調(diào)試，對輸入輸出進行管腳的分配，可以通過數(shù)碼管，LED等觀察結(jié)果，本密碼鎖可以設置16bit的密碼，當輸入密碼正確即可打開，也可以更改密碼。本設計中使用狀態(tài)機控制對密碼鎖的狀態(tài)之間的變化，對狀態(tài)機仿真時需要注意結(jié)合復位操作來進行仿真，可以得到正確的輸出結(jié)果。

本設計代碼截圖和仿真截圖如下所示：
設計代碼：

module my_work(clk,inputs,reset,set,change,workstatus,open,close,shut,enter1,enter2,temp,ii,memory);
input clk,reset,change,set,shut,enter1,enter2;
input[9:0] inputs;
output open,close,workstatus;
output[15:0] temp;
output ii;
output [15:0] memory;
reg[2:0] state;

總結(jié)

以上是生活随笔為你收集整理的verilog简易密码锁设计的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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