使用三個十進(jìn)制實現(xiàn)千進(jìn)制計數(shù)并分頻
module top_module (
input clk,
input reset,
output OneHertz,
output [2:0] c_enable
); //

wire [9:0] q1,q2,q3; //三個十位計數(shù)器 bcdcount counter0 (clk, reset, c_enable[0],q1); bcdcount counter1 (clk, reset, c_enable[1],q2); bcdcount counter2 (clk, reset, c_enable[2],q3);assign c_enable = { (q1==9 && q2==9) , q1==9 , 1'b1 }; assign OneHertz = q1==9 && q2==9 && q3==9;

endmodule

創(chuàng)作挑戰(zhàn)賽新人創(chuàng)作獎勵來咯，堅持創(chuàng)作打卡瓜分現(xiàn)金大獎

總結(jié)

以上是生活随笔為你收集整理的LL-verilog 1000HZ分频为1HZ使用三个十位计数器合成的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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