verilog實(shí)現(xiàn)TDC，高精度時(shí)間數(shù)字轉(zhuǎn)換器
分別在xilinx和altera的FPGA上實(shí)現(xiàn)TDC，下面有實(shí)現(xiàn)截圖和仿真驗(yàn)證截圖；
設(shè)計(jì)中使用到下述幾個(gè)模塊，包括FIFO，COUNT等，在xilinx下也使用到了一些原語等。下面有實(shí)現(xiàn)的代碼和仿真截圖等。

頂層模塊設(shè)計(jì)如下：
module top(
input wire start,
input wire stop,
input wire clk,
output wire TxD
);

wire done; reg wr_fifo,flag1,flag2,flag3; wire [9:0]op_fc1; wire [9:0]op_fc2; wire [15:0]op_cc; reg [15:0] counter; wire [63:0]dout; wire transmit; initial beginwr_fifo=0;flag1=0;flag2=0;flag3=0;counter=0; endHybrid_Counter uut1(.start(start),.stop(stop),.clk(clk),.op_fc1(op_fc1),.op_fc2(op_fc2),.op_cc(op_cc)//.done(done));fifo uut2(.clk(clk),.op_fc1(op_fc1),.op_fc2(op_fc2),.op_cc(op_cc),.counter(counter),.done(done),.wr_fifo(wr_fifo),.transmit(transmit),.dout(dout));transmitter uut3(.clk(clk),.tra

總結(jié)

以上是生活随笔為你收集整理的使用verilog实现基于FPGA的TDC设计的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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