本系統設計實現得功能是：
實現數據采集，采集上位機發送的ASK信號，然后通過串口發送采集到的數據。

本系統在quartusII下實現，并在modelsim下進行仿真實現，也可在vivado下實現。
下面是工程截圖和仿真截圖：


該系統頂層模塊代碼如下：

/*
timescale 1ns/1nsdefine timeslice 50 //20MHz T=50ns
*/
timescale 1ns/1nsdefine timeslice 15 //20MHz T=50ns;66MHz T=15.151515ns

module daq_module
(
RSTn,CLK,
ASK_PIN_IN,
Date_In,
TX_Out
);

output TX_Out;
input RSTn

總結

以上是生活随笔為你收集整理的数据采集串口通信系统verilog设计和仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。