Verification:Writing Testbenches

HDLBits鏈接

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前言

今天更新HDLBits最后一章的習(xí)題：編寫Testbench。

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題庫

Clock

提供了如下描述的模塊：

module dut ( input clk ) ;

要求傳入頻率為10ps的時鐘，初始為0，如下圖所示。

Solution：

module top_module ();reg clk;initial beginclk = 1'b0;endalways #5 clk = ~clk;dut u0(clk);endmodule

Testbench 1

產(chǎn)生如下圖所示的A,B激勵。

Solution：

module top_module ( output reg A, output reg B );//// generate input patterns hereinitial beginA = 1'b0;B = 1'b0;#10 A = 1'b1;#5 B = 1'b1;#5 A = 1'b0;#20 B = 1'b0;endendmodule

AND gate

寫測試激勵測試and模塊，波形圖如下圖所示。

提供的AND模塊聲明如下：

module andgate (input [1:0] in,output out );

Solution：

module top_module();reg in_0,in_1;reg out;initial beginin_0 = 1'b0;in_1 = 1'b0;#10 in_0 = 1'b1;#10 in_0 = 1'b0;in_1 = 1'b1;#10 in_0 = 1'b1;endandgate u0(.in({in_1,in_0}),.out(out));endmodule

Testbench 2

產(chǎn)生如下圖波形圖所示的激勵信號，激勵模塊q7；

[外鏈圖片轉(zhuǎn)存失敗,源站可能有防盜鏈機制,建議將圖片保存下來直接上傳(img-gJoCkqof-1613628105042)(http://ww1.sinaimg.cn/large/006AXXmQgy1gnrn2vzxtrj311q06f0st.jpg)]

模塊q7的描述如下：

module q7 (input clk,input in,input [2:0] s,output out );

Solution：

module top_module();reg clk,in,out;reg [2:0] s;initial beginclk = 1'b0;in = 1'b0;s = 3'd2;#10 s = 3'd6;#10s = 3'd2;in = 1'b1;#10s = 3'd7;in = 1'b0;#10s = 3'd0;in = 1'b1;#30 in = 1'b0;endalways #5 clk = ~clk;q7 u0(.clk(clk),.in(in),.s(s),.out(out));endmodule

T flip-flop

該題作者給出了一個T觸發(fā)器的module，我們僅需將其復(fù)位，然后切回到狀態(tài)1就可以了。

Solution：

module top_module ();reg clk,reset,t;wire q;tff u0(.clk (clk ),.reset (reset ),.t (t ),.q (q ));initial beginclk = 1'b0;reset = 1'b0;#3;reset = 1'b1;#10;reset = 1'b0; endalways #5 clk = ~clk;always@(posedge clk)beginif(reset)begint <= 1'b0;endelse begint <= 1'b1;endendendmodule

結(jié)語

HDLBits系列總算是更新結(jié)束了，非常感謝該網(wǎng)站的作者！自己立的flag總算完成了，在寒假收假前刷完了。如果代碼有錯誤的地方歡迎大家指正。

總結(jié)

以上是生活随笔為你收集整理的HDLBits答案(25)_编写Testbench的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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