自己動手寫CPU(2)流水線數(shù)據(jù)相關(guān)問題

問題定義

流水線中經(jīng)常有一些被稱為“相關(guān)”的情況發(fā)生，它使得指令序列中下一條指令無法按照設(shè)計的時鐘周期執(zhí)行，這些“相關(guān)”會降低流水線的性能。流水線中的相關(guān)分為以下三種類型。

結(jié)構(gòu)相關(guān):指的是在指令執(zhí)行的過程中，由于硬件資源滿足不了指令執(zhí)行的要求，發(fā)生硬件資源沖突而產(chǎn)生的相關(guān)。比如:指令和數(shù)據(jù)都共享一個存儲器，在某個時鐘周期，流水線既要完成某條指令對存儲器中數(shù)據(jù)的訪問操作，又要完成后續(xù)的取指令操作，這樣就會發(fā)生存儲器訪問沖突，產(chǎn)生結(jié)構(gòu)相關(guān)。

數(shù)據(jù)相關(guān):指的是在流水線中執(zhí)行的幾條指令中，一條指令依賴于前面指令的執(zhí)行結(jié)果。

控制相關(guān):指的是流水線中的分支指令或者其他需要改寫PC的指令造成的相關(guān)。

本節(jié)重點分析數(shù)據(jù)相關(guān)的問題，流水線數(shù)據(jù)相關(guān)又分為三種情況：RAW、WAR、WAW

• RAW，即 Read After Write，假設(shè)指令j是在指令i后面執(zhí)行的指令，RAW表示指令i將數(shù)據(jù)寫入寄存器后，指令j才能從這個寄存器讀取數(shù)據(jù)。如果指令j在指令i寫入寄存器前嘗試讀出該寄存器的內(nèi)容，將得到不正確的數(shù)據(jù)。
• WAR，即 Write After Read，假設(shè)指令j是在指令i后面執(zhí)行的指令，WAR表示指令i讀出數(shù)據(jù)后，指令j才能寫這個寄存器。如果指令j在指令i讀出數(shù)據(jù)前就寫該寄存器，將使得指令i讀出的數(shù)據(jù)不正確。
• WAW，即 Write After Write，假設(shè)指令j是在指令i后面執(zhí)行的指令，WAW表示指令i將數(shù)據(jù)寫入寄存器后，指令j才能將數(shù)據(jù)寫入這個寄存器。如果指令j在指令i之前寫該寄存器，將使得該寄存器的值不是最新值。

對我們之前建立的原始OpenMIPS五級流水線而言，只有在流水線回寫階段才會寫寄存器，因此不存在WAW相關(guān)；又因為只能在流水線譯碼階段讀寄存器、回寫階段寫寄存器，不存在WAR相關(guān)；所以O(shè)penMIPS的流水線只存在RAW相關(guān)。RAW相關(guān)有三種情況：

1、相鄰指令間存在數(shù)據(jù)相關(guān)

ori $1,$0,0x1100 ori $2,$1,0x0020

2、相隔1條指令的指令間存在數(shù)據(jù)相關(guān)

ori $1,$0,0x1100 ori $3,$0,0xffff ori $2,$1,0x0020

3、相隔2條指令的指令間存在數(shù)據(jù)相關(guān)

ori $1,$0,0x1100 ori $3,$0,0xffff ori $4,$0,0xffff ori $2,$1,0x0020

上述所說的相隔兩條指令存在數(shù)據(jù)相關(guān)的問題已經(jīng)在之前設(shè)計的Regfile模塊中得到了解決，此處不再贅述；

對于相鄰指令間存在數(shù)據(jù)相關(guān)、相隔1條指令的指令間存在數(shù)據(jù)相關(guān)這兩種情況，有三種解決方法。

插入暫停周期：當檢測到相關(guān)時，在流水線中插入一些暫停周期；

編譯器調(diào)度：編譯器檢測到相關(guān)后，可以改變部分指令的執(zhí)行順序；

數(shù)據(jù)前推：將計算結(jié)果從其產(chǎn)生處直接送到其他指令需要處或所有需要的功能單元處，避免流水線暫停；

解決方案

我們采用數(shù)據(jù)前推的方式解決流水線數(shù)據(jù)相關(guān)問題。完善后的數(shù)據(jù)流圖如下所示，主要是將執(zhí)行階段的結(jié)果、訪存階段的結(jié)果前推到譯碼階段，參與譯碼階段選擇運算源操作數(shù)的過程。

主要的修改在兩個方面：

將處于流水線執(zhí)行階段的指令的運算結(jié)果，包括:是否要寫目的寄存器wreg_o、要寫的目的寄存器地址wd_o、要寫入目的寄存器的數(shù)據(jù)wdata_o等信息送到譯碼階段。

將處于流水線訪存階段的指令的運算結(jié)果，包括:是否要寫目的寄存器wreg_o、要寫的目的寄存器地址 wd o、要寫入目的寄存器的數(shù)據(jù)wdata_o等信息送到譯碼階段。

測試結(jié)果

用如下的匯編代碼進行程序的測試

.org 0x0 .global _start.set noat _start:ori $1,$0,0x1100 # $1 = $0 | 0x1100 = 0x1100ori $1,$1,0x0020 # $1 = $1 | 0x0020 = 0x1120ori $1,$1,0x4400 # $1 = $1 | 0x4400 = 0x5520ori $1,$1,0x0044 # $1 = $1 | 0x0044 = 0x5564

指令的注釋給出了預(yù)期的執(zhí)行效果，我們首先用上章的項目工程進行測試，波形圖如下：

由圖可見，譯碼階段的reg1_o有X階段，這是由于讀reg1_o時，第一條指令還未進行到reg1的回寫階段，所以第二和第三條指令讀取reg1的值時為X，當?shù)谒臈l指令讀取reg1時，第一條指令處于回寫階段，這種沖突我們在之前的Regfile里解決過了，所以第四條指令才能讀到reg1的值。可見由于數(shù)據(jù)間沖突，指令的結(jié)果不正確，我們要對譯碼模塊做適當修改。

module id(...//處于執(zhí)行階段的指令的運算結(jié)果input wire ex_wreg_i,input wire [`RegBus] ex_wdata_i,input wire [`RegAddrBus] ex_wd_i,//處于訪存階段的指令的運算結(jié)果input wire mem_wreg_i,input wire [`RegBus] mem_wdata_i,input wire [`RegAddrBus] mem_wd_i );...//確定進行運算的操作數(shù)1 //給reg1_o賦值的過程增加了兩種情況 //1.如果Regfile模塊讀端口1要讀取的寄存器就是執(zhí)行階段要寫的目的寄存器， //那么直接把執(zhí)行階段的結(jié)果ex_data_i作為reg1_o的值 //2.如果Regfile模塊讀端口1要讀取的寄存器就是訪存階段要寫的目的寄存器， //那么直接把訪存階段的結(jié)果mem_data_i作為reg1_o的值 always @(*) beginif(rst == `RstEnable) beginreg1_o = `ZeroWord;endelse if((reg1_read_o == `ReadEnable) && (ex_wreg_i == `WriteEnable) && (ex_wd_i == reg1_addr_o))beginreg1_o = ex_wdata_i;endelse if((reg1_read_o == `ReadEnable) && (mem_wreg_i == `WriteEnable) && (mem_wd_i == reg1_addr_o)) beginreg1_o = mem_wdata_i;endelse if(reg1_read_o == `ReadEnable) beginreg1_o = reg1_data_i;endelse if(reg1_read_o == `ReadDisable) beginreg1_o = imm;endelse beginreg1_o = `ZeroWord;end end//確定進行運算的操作數(shù)2 //給reg2_o賦值的過程與reg1_o同理 always @(*) beginif(rst == `RstEnable) beginreg2_o = `ZeroWord;endelse if((reg2_read_o == `ReadEnable) && (ex_wreg_i == `WriteEnable) && (ex_wd_i == reg2_addr_o))beginreg2_o = ex_wdata_i;endelse if((reg2_read_o == `ReadEnable) && (mem_wreg_i == `WriteEnable) && (mem_wd_i == reg2_addr_o)) beginreg2_o = mem_wdata_i;endelse if(reg2_read_o == `ReadEnable) beginreg2_o = reg2_data_i;endelse if(reg2_read_o == `ReadDisable) beginreg2_o = imm;endelse beginreg2_o = `ZeroWord;end endendmodule

其中執(zhí)行階段判斷的優(yōu)先級比訪存階段高的原因是執(zhí)行階段在流水線中比訪存階段靠前，寫入寄存器的值也是最新的值，所以體現(xiàn)在if上優(yōu)先級就高于訪存階段。再修改頂層模塊OpenMIPS對應(yīng)的代碼，增加連線關(guān)系即可，修改后的代碼跑出的波形圖如下圖所示：

由上圖可見，reg1的值與預(yù)期一致，解決了數(shù)據(jù)沖突的問題。寫入寄存器的值也是最新的值，所以體現(xiàn)在if上優(yōu)先級就高于訪存階段。再修改頂層模塊OpenMIPS對應(yīng)的代碼，增加連線關(guān)系即可，修改后的代碼跑出的波形圖如下圖所示：

由上圖可見，reg1的值與預(yù)期一致，解決了數(shù)據(jù)沖突的問題。

項目鏈接

總結(jié)

以上是生活随笔為你收集整理的自己动手写CPU(2)流水线数据相关问题的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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