计算机组成原理指令译码,计算机组成原理实验报告指令译码器.docx
河北大學計算機組成原理實驗報告
實驗項目指令譯碼器成績
—X實驗目的：
理解指令譯碼器的作用和重要性。
學習設計指令譯碼器。
實驗原理：
指令譯碼器是計算機控制器屮最重要的部分。所謂組合邏輯控制器就是指指令譯碼電路是 由組合邏輯實現的。
組合邏輯控制器乂稱硬連線控制器，是設計計算機的一種方法。這種控制器中的控制信號 直接由各種類型的邏輯門和觸發器等構成。這樣，一旦控制部件構成后，除非重新設計和物理 上對它重新連線，否則要想增加新的功能是不可能的。結構上這種缺陷使得硬連線控制器的設 計和調試變得非常復雜而且代價很大。所以，硬連線控制器曾一度被微程序控制器所取代。但 是隨著新一代及其及VLSI技術的發展，這種控制器又得到了廣泛重視，如RISC機廣泛使用這 種控制器。
圖6-42是組合邏輯控制器的方框圖。邏輯網絡的輸入信號來源有3個：①指令操作碼譯 碼器的輸出In；②來自時序發生器的節拍電位信號③來自執行部件的反饋信號Bj。邏輯網 絡的輸出信號就是微操作控制信號，用來對執行部件進行控制。
計數啟停
計數啟停
時鐘
模k
計數器
l/k譯碼器
>乍碼r地址碼指令譯碼器lih
>乍碼
r
地址碼
指令譯碼器
li
h
…組合邏輯 ，n網絡
Bi
L
執行
B2
部件
? ? ?
的反
L
饋信
Bj
號
圖6-42組合邏輯控制器的結構方框圖
組合邏輯控制器的基本原理可描述位：某一微操作控制信號C『是指令操作碼譯碼器的輸 出h、時序信號(節拍電位信號TQ和狀態條件信號艮的邏輯函數。即
CB=f(In, Tk, BJ
用這種方法設計控制器，需要根據每條指令的要求，讓節拍電位和時序脈沖有步驟地去控 制機器的各有關部分，一步一步地執行指令所規定的微操作，從而在一個指令周期內完成一條 指令所規定的全部操作。
三、實驗步驟：
將試驗臺設置成FPGA-CPU獨立調試模式，REGSEL二0、CLKSEL=k FDSEL二0。使用試驗 臺上的單脈沖，即STEP_CLK短路子短接，短路子RUN_CLK斷開。
將設計在QuartusTT下輸入，變異后下載到TEC-CA ±的FPGA中。
撥動試驗臺上的開關SD/SD。，改變IR115..12］、進位標志C和結果為0標志Z,觀察 指示燈R/R。顯示的控制信號，并填寫表6-28o
四、實驗現象及分析:
實驗結果如表6-28所示:
表6-28指令譯碼器實驗(C二0且Z二0)
指令
IR[15..12
1
OP
[2..0]
C_z_j_fl ag
ljjnstr uct
DRWr
Mem_
Write
DW_in
struct
Chang
e_z
chang
e_c
seLme mdata
ADD
DR,SR
0000
000
0
0
1
0
0
1
1
0
INC
DR
0001
001
0
0
1
0
0
1
1
0
SUB
DR,SR
0010
010
0
0
1
0
0
1
1
0
DEC
DR
0011
Oil
0
0
1
0
0
1
1
0
AND
DR,SR
0100
100
0
0
1
0
0
1
0
0
OR DR,SR
0101
101
0
0
1
0
0
1
0
0
NOT
DR
0110
110
0
0
1
0
0
1
0
0
MOV
DR,SR
0111
111
0
0
1
0
0
0
0
0
JMPADR
1000
111
0
1
0
0
1
0
0
0
JNCADR
1001
111
1
0
0
0
0
0
0
0
JNZADR
1010
111
1
0
0
0
0
0
0
0
MVRD
DR, DATA
1100
111
0
0
1
0
1
0
0
1
LDR
DR,SR
1101
111
0
0
1
0
0
0
0
1
STR
SR,DR
1110
111
0
0
0
1
0
0
0
0
C=0 且 Z=1
JNCADR
1001
111
1
0
0
0
0
0
0
0
JNZADR
1010
111
0
0
0
0
0
0
0
0
C=1 且 Z=0
JNCADR
1001
111
0
0
0
0
0
0
0
0
JNZADR
1010
111
1
0
0
0
0
0
0
0
C=0 且 Z=0
JNCADR
1001
111
0
0
0
0
0
0
0
0
JNZADR
1010
111
0
0
0
0
0
0
0
0
由上表可知，C和Z只影響與標志位有關的指令的結果。其中指令JNC ADR和JNZ ADR有 條件轉移，所以當C和Z的取值變化時，會影響實驗結果。對于其他指令，C和Z的取值發生 變化吋結果不變。對于JNC ADR指令，其功能是：如果00,則PC-ADR；如果O1,則PC- PC+1。當00時,c_z_j_flag=l,表示需要條件轉移；當C二1時，轉向下一條
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