AXI_02 AXI4总线简介（协议、时序）
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目錄
1 簡介
2 AXI總線
2.1? 三種AXI總線
2.2 三種AXI接口
2.3 AXI協議
2.3.1 AXI握手協議
2.3.2 AXI突發讀時序
2.3.3?AXI突發式寫的時序
2.3.4 AXI_LITE的讀寫時序
2.3.5 AXI4-Stream的時序
1 簡介
自XILINX針對7系列FPGA、SOC推出VIVADO開發環境后，使得FPGA開發更加趨于使用現有IP核進行工程搭建和驗證，減少代碼編寫的工作量，尤其是在ZYNQ的使用中體現的更為明顯。
VIVADO開發環境中幾乎所有的IP核都支持AXI總線，IP核接口得以標準化。FPGA工程師只需要學習好AXI總線，幾乎就掌握了所有IP核接口的使用方法。這樣的標準化也使得可以更快和更方便的搭建系統進行驗證，這一點相對于ISE是巨大的進步；
某些偏向定制的功能，VIVADO開發環境中并沒有定義好的IP核，這時可能需要FPGA工程師自研，如何將自研邏輯快速的融入到系統中，使用VIVADO的設計理念，就是對自研邏輯進行標準化，使用AXI總線作為接口，同時VIVADO也為用戶提供了相應的工具。
2 AXI總線
AXI?（Advanced eXtensible Interface） 本是由ARM公司提出的一種總線協議，?Xilinx從?6?系列的?FPGA?開始對?AXI?總線提供支持，目前使用?AXI4?版本。
2.1? 三種AXI總線
（1）AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允許最大256輪的數據突發傳輸；
（2）AXI4-Lite：（For simple, low-throughput memory-mapped communication ）是一個輕量級的地址映射單次傳輸接口，占用很少的邏輯單元。
（3）AXI4-Stream：（For high-speed streaming data.）面向高速流數據傳輸；去掉了地址項，允許無限制的數據突發傳輸模式。
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AXI4總線和AXI4-Lite總線具有相同的組成部分：
（1）讀地址通道，包含ARVALID, ARADDR, ARREADY信號；
（2）讀數據通道，包含RVALID, RDATA, RREADY, RRESP信號；
（3）寫地址通道，包含AWVALID，AWADDR, AWREADY信號；
（4）寫數據通道，包含WVALID, WDATA，WSTRB, WREADY信號；
（5）寫應答通道，包含BVALID, BRESP, BREADY信號；
（6）系統通道，包含：ACLK，ARESETN信號。
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而AXI4-Stream總線的組成有：
（1）ACLK信號：總線時鐘，上升沿有效；
（2）ARESETN信號：總線復位，低電平有效；
（3）TREADY信號：從機告訴主機做好傳輸準備；
（4）TDATA信號：數據，可選寬度32,64,128,256bit
（5）TSTRB信號：每一bit對應TDATA的一個有效字節，寬度為TDATA/8；
（6）TLAST信號：主機告訴從機該次傳輸為突發傳輸的結尾；
（7）TVALID信號：主機告訴從機數據本次傳輸有效；
（8）TUSER信號 ：用戶定義信號，寬度為128bit。
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2.2 三種AXI接口
（1）AXI-GP接口（4個）：是通用的AXI接口，包括兩個32位主設備接口和兩個32位從設備接口，用過該接口可以訪問PS中的片內外設。
（2）AXI-HP接口（4個）：是高性能/帶寬的標準的接口，PL模塊作為主設備連接（從下圖中箭頭可以看出）。主要用于PL訪問PS上的存儲器（DDR和On-Chip RAM）
（3）AXI-ACP接口（1個）：是ARM多核架構下定義的一種接口，中文翻譯為加速器一致性端口，用來管理DMA之類的不帶緩存的AXI外設，PS端是Slave接口。
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2.3 AXI協議
協議的制定是要建立在總線構成之上的。因此說AXI4，AXI4-Lite，AXI4-Stream都是AXI4協議。AXI總線協議的兩端可以分為分為主（master）、從（slave）兩端，他們之間一般需要通過一個AXI Interconnect相連接，作用是提供將一個或多個AXI主設備連接到一個或多個AXI從設備的一種交換機制。
AXI Interconnect的主要作用是，當存在多個主機以及從機器時，AXI Interconnect負責將它們聯系并管理起來。由于AXI支持亂序發送，亂序發送需要主機的ID信號支撐，而不同的主機發送的ID可能相同，而AXI Interconnect解決了這一問題，他會對不同主機的ID信號進行處理讓ID變得唯一。
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AXI協議將讀地址通道，讀數據通道，寫地址通道，寫數據通道，寫響應通道分開，各自通道都有自己的握手協議。每個通道互不干擾卻又彼此依賴。這是AXI高效的原因之一。
2.3.1 AXI握手協議
AXI4 所采用的是一種 READY，VALID 握手通信機制，簡單來說主從雙方進行數據通信前，有一個握手的過程。傳輸源產生 VLAID 信號來指明何時數據或控制信息有效。
而目地源產生READY信號來指明已經準備好接受數據或控制信息。 傳輸發生在VALID和 READY信號同時為高的時候。如下圖中的實例：
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2.3.2 AXI突發讀時序
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?????? 當地址出現在地址總線后，傳輸的數據將出現在讀數據通道上。設備保持VALID?為低直到讀數據有效。為了表明一次突發式讀寫的完成，設備用?RLAST?信號來表示最后一個被傳輸的數據。
2.3.3?AXI突發式寫的時序
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主機發送地址和控制信息到寫地址通道中，然后主機發送每一個寫數據到寫數據通道中。當主機發送最后一個數據時，WLAST?信號就變為高。當設備接收完所有數據之后他將一個寫響應發送回主機來表明寫事務完成。
2.3.4 AXI_LITE的讀寫時序
AXI_LITE的數據讀寫時序與AXI突發時序相同，只是每次只傳輸一個數據而已；
2.3.5 AXI4-Stream的時序
面向數據流的傳輸方式，省略的地址通道，其余時序與AXI突發時序相同；
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《AXI_03 AXI_LITE_SLAVE_IP核設計與驗證》?
https://blog.csdn.net/qq_33486907/article/details/88298008
總結
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