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• 鎖相環(huán)PLL／MMCM的使用
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鎖相環(huán)PLL／MMCM的使用

DCM/DLL/PLL/MMCM區(qū)別

對于FPGA開發(fā)者來說，DCM/DLL/MMCM/PLL這些模塊幾乎天天都在用，但很它們之間有設(shè)么差異呢，可能有些人還沒有搞清楚。

在Xilinx系列的FPGA中，時(shí)鐘管理器叫做Clock Management，簡稱CMT。我們所用到的DCM/PLL/MMCM都包含在CMT中。

DCM是在早期的Xilinx 系列FPGA芯片中使用的，比如早期的Sparten-3，Virtex-4等其他芯片。例如在Virtex-4中，CMT包括一個(gè)PLL和兩個(gè)DCM。DCM的核心是DLL，即Delay Locked Loop，它是一個(gè)數(shù)字模塊，可以產(chǎn)生不同相位的時(shí)鐘、分頻、倍頻、相位動(dòng)態(tài)調(diào)整等，但精度有限。

PLL的英文全稱為Phase Locked Loop，這個(gè)模塊大家應(yīng)該不陌生，時(shí)鐘倍頻、分頻、調(diào)節(jié)相位等功能的實(shí)現(xiàn)都可以借助PLL來實(shí)現(xiàn)。由于PLL是一個(gè)模擬電路，雖然它產(chǎn)生的頻率比DCM更加準(zhǔn)備，jitter也更好，占用的面積更小，但是它PLL不能動(dòng)態(tài)的調(diào)整相位，這是PLL相對于DCM的不足。

MMCM的全英文魏Mixed Mode Clock Manager，官方解釋：This is a PLL with some small part of a DCM tacked on to do fine phase shifting (that’s why its mixed mode - the PLL is analog, but the phase shift is digital)。翻譯成中就是MMCM是在PLL的基礎(chǔ)上增加了相位動(dòng)態(tài)調(diào)整功能，使得純模擬電路的PLL混合了數(shù)字電路設(shè)計(jì)，所以叫Mixed Mode。MMCM是在Virtex-6中被引入的，而且Virtex-6中也只有MMCM。

目前到了7系列和Ultrascale是同時(shí)包含有MMCM和PLL單元的。在7系列的 FPGA中，最多包含有24個(gè)CMT，而每個(gè)CMT包含一個(gè)MMCM和一個(gè)PLL。在Ultrascale中，一個(gè)CMT包含一個(gè)MMCM和 兩個(gè)PLL。

在Vivado軟件建立IP時(shí)中，在使用Clock Wizard時(shí)，我們可以選擇使用MMCM或者PLL。他們的區(qū)別僅限下面兩幅圖紅框中設(shè)置時(shí)的區(qū)別。

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總結(jié)

以上是生活随笔為你收集整理的锁相环PLL／MMCM的使用的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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