Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同
生活随笔
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Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同
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文章目錄
- Xilinx FPGA PLL 資源與INTEL FPGA PLL資源locked信號的不同
- Xilinx FPGA PLL 資源locked信號仿真圖
- INTEL FPGA PLL 資源locked信號仿真圖
- 總結
Xilinx FPGA PLL 資源與INTEL FPGA PLL資源locked信號的不同
廢話不多說，直接上仿真圖：
Xilinx FPGA PLL 資源locked信號仿真圖
仿真平臺基于Vivado18.2
INTEL FPGA PLL 資源locked信號仿真圖
仿真平臺基于Quartus 18.1 Moddelsim
總結
從上面兩個仿真圖可以看出，Xilinx FPGA PLL輸出的locked 信號是在PLL穩定輸出時鐘后一段時間才拉高的。而 INTEL FPGA PLL 資源locked信號是伴隨著PLL剛剛穩定輸出時鐘就拉高。從個人的使用經驗，為了提高整個系統的健壯性建議對 INTEL FPGA PLL 資源locked信號不要去立即使用，而是在PLL穩定輸出時鐘后，同步一小段時鐘單元后，再去使用它。
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總結
以上是生活随笔為你收集整理的Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同的全部內容，希望文章能夠幫你解決所遇到的問題。
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