這是一個verilog單口SRAM的代碼，不知道為什么輸出總是高阻，請高人指點一下。代碼如下modulesram_8_8(wr,rd,din,dout,address,cs);inputwr,rd,cs;input[7:0]din,address;outputreg[7...

這是一個verilog單口SRAM的代碼，不知道為什么輸出總是高阻，請高人指點一下。代碼如下

module sram_8_8(wr, rd, din, dout, address, cs);

input wr, rd, cs;

input[7:0]din, address;

output reg [7:0]dout;

reg [7:0] memory [7:0];

always@( wr or rd or din or address)

begin

if ( cs == 1'b1)

begin

if( wr )

memory[address] <= din;

else dout <= memory[address];

end

end

endmodule

下面是testbench的代碼

module testbench;

reg rd, wr;

reg [7:0] din;

reg [7:0] address;

wire [7:0] dout;

sram_8_8 m1(.rd(rd), .wr(wr), .din(din), .address(address), .dout(dout), .cs(1'b1));

initial

begin

wr = 1'b1;

rd = 1'b0;

address = 8'b0111_0111;

din = 8'b0011_0110;

#10 wr = 1'b0;

rd = 1'b1;

address = 8'b0111_0111;

din = 8'b0011_0110;

#10 wr = 1'b1;

rd = 1'b0;

address = 8'b0111_0101;

din = 8'b0001_0001;

#10 wr = 1'b0;

rd = 1'b1;

address = 8'b0111_0101;

din = 8'b0001_0001;

end

endmodule

程序編譯沒問題

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總結

以上是生活随笔為你收集整理的verilog 简单module_一个简单的verilog小程序的全部內容，希望文章能夠幫你解決所遇到的問題。

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