Vivado建立工程流程

雙擊桌面的圖標，打開vivado軟件，然后進入如下圖所示的界面，點擊create new project，即創建新的工程。

設置工程名稱和工程路徑，設置路徑的時候要記住一點就是，軟件會以工程名稱建立以個文件夾，這里工程名設置為lab，路徑可以自行設置不過不要在含有中文的路徑之下。

需要從 RTL 代碼開始綜合，因此選擇 RTL Project。下面的 Do not specify source at this time 用于選擇是否指定源代嗎文件，即是是否需要添加已經設計好的代碼文件，這里可以選中那個方框，從新開始編寫代碼文件，然后點擊next。

接下來就是選中FPGA器件型號，開發板的型號為xc7a35tcpg236-1，選中好之后，點擊next。

至此，工程創建完成，接下來進行代碼的編寫。

完成之后，會進入到軟件的工程操作界面，在source這一框里面，由于還沒有添加或者編寫源代碼文件，所以需要選中design，然后右擊選中add sources，添加已經編寫好的源代碼文件。

添加源文件

選中add or create design sources，即添加或者創建新的代碼文件，然后點擊next。

點擊add files添加文件

這個實驗為流水燈實驗，選中已經編寫好的源代碼文件，然后點擊ok。

添加完成文件之后，點擊finish。

在這個 Sources 窗口中，Vivado 會自動加粗識別出來的top module，由于這個工程中只涉及到一個文件，所以一般就是默認這個文件為頂層文件。

軟件總是有不智能的時候，如果軟件無法正確判斷出哪個文件是頂層文件，這時可以通過選中對應的文件，然后右擊選中set as top將對應的文件設置為頂層文件。

添加約束文件

文件添加完成之后，可以添加約束文件，對FPGA引腳進行約束操作，vidado采用的約束文件是xdc，和ISE的約束文件不能通用。根據開發板原理圖，編寫xdc文件，如下所示：

內容為：

set_property PACKAGE_PIN W5 [get_ports clk] set_property PACKAGE_PIN T18 [get_ports reset_n] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports reset_n] set_property PACKAGE_PIN V14 [get_ports {led[7]}] set_property PACKAGE_PIN U14 [get_ports {led[6]}] set_property PACKAGE_PIN U15 [get_ports {led[5]}] set_property PACKAGE_PIN W18 [get_ports {led[4]}] set_property PACKAGE_PIN V19 [get_ports {led[3]}] set_property PACKAGE_PIN U19 [get_ports {led[2]}] set_property PACKAGE_PIN E19 [get_ports {led[1]}] set_property PACKAGE_PIN U16 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]

完成xdc文件的編寫后，可以通過選中design sources，然后右擊選擇edit constraints sets進行設置xdc文件。

點擊add files，添加xdc文件。

選中添加剛才編寫好的xdc文件，然后點擊ok。

編譯綜合工程

點擊左上角的圖表，如下圖所示，進行run synthesis。

綜合完成后，會彈出這樣一個提示小窗口。如果沒什么問題可以直接點擊 Run
Implementation，在這里我們先點 Open Synthesized Design，查看綜合后的設計，點擊view report可以查看資源的使用情況等信息。

布局布線

完成綜合之后，就可以進行映射到FPGA芯片，即進行布局布線的過程。點擊左上角的圖表，如下圖所示，進行Run Implementation。

完成之后可以在Implementation框中查看布局布線的情況。

完成之后，可以通過報表查看資源的使用量。

雙擊改報表之后會出現，資源使用報表信息，具體包括：

可以在報表中詳細查看，如lut使用了15個，占用率為0.07%。寄存器位38，使用率為0.09%。

完成之后， 在 [project_name].runs/impl_1/

這個目錄下會生成[top_module_name]_routed.dcp這個文件，繼續點擊 generate bit file 即可生成 bit 文件。

生成bit流文件

點擊左上角的圖表，如下圖所示，點擊 generate bit file 即可生成 bit 文件。

生成完后之后，可以在【lab.runs】夾中查看，生成的bit流文件。

總結

以上是生活随笔為你收集整理的Vivado建立工程流程的全部內容，希望文章能夠幫你解決所遇到的問題。

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