Cadence PCB信號(hào)完整性 (SI) 和電源完整性技術(shù)(PI)提供了可調(diào)整、高性?xún)r(jià)比并且支持前仿真和后仿真的系統(tǒng)互聯(lián)設(shè)計(jì)和分析環(huán)境。

Cadence PCB信號(hào)完整性 (SI) 和電源完整性技術(shù)(PI)提供了可調(diào)整、高性?xún)r(jià)比并且支持前仿真和后仿真的系統(tǒng)互聯(lián)設(shè)計(jì)和分析環(huán)境。Cadence PCB SI和PI產(chǎn)品與Cadence Allegro PCB編輯器、Allegro PCB布線(xiàn)器、 Allegro Design Entry HDL和Allegro System Architect緊密結(jié)合，能夠?qū)崿F(xiàn)沖前端到后端、約束驅(qū)動(dòng)的高速PCB系統(tǒng)設(shè)計(jì)。 Cadence PCB SI技術(shù)讓設(shè)計(jì)師嫩夠在整個(gè)設(shè)計(jì)過(guò)程中解決高速問(wèn)題、從而能夠解決高密度、高復(fù)雜度和高速邊沿變化率等不斷提高的挑戰(zhàn)帶來(lái)的問(wèn)題。通過(guò)這種方法，設(shè)計(jì)團(tuán)隊(duì)不需要在設(shè)計(jì)過(guò)程的后期進(jìn)行耗時(shí)耗力的仿真——修復(fù)——再仿真的反復(fù)驗(yàn)證。它還讓設(shè)計(jì)團(tuán)隊(duì)在最大化系統(tǒng)電氣性能的同時(shí)最小化成品的總成本。除了支持Cadence DML建模外，IBIS建模標(biāo)準(zhǔn)也已經(jīng)原生支持，而晶體管級(jí)模型可以通過(guò)原生的Spice仿真器以及一個(gè)向?qū)?lái)執(zhí)行導(dǎo)入。另外，工程師可以通過(guò)將生產(chǎn)容差加入拓?fù)浞抡鎭?lái)提高產(chǎn)量（成品率）。 Cadence PCB SI技術(shù)集成的設(shè)計(jì)和分析環(huán)境使的設(shè)計(jì)師不再需要轉(zhuǎn)換設(shè)計(jì)數(shù)據(jù)庫(kù)進(jìn)行仿真。設(shè)計(jì)師還可通過(guò)考慮封裝設(shè)計(jì)對(duì)芯片間傳輸?shù)男盘?hào)整體表現(xiàn)的影響，從而更精確地解決時(shí)序預(yù)算的問(wèn)題。此設(shè)計(jì)流程讓設(shè)計(jì)師能夠輕松執(zhí)行對(duì)復(fù)雜的高速PCB系統(tǒng)布線(xiàn)前和布線(xiàn)后的模型提取與仿真驗(yàn)針。 優(yōu)勢(shì) 1、高度集成的設(shè)計(jì)和分析環(huán)境避免設(shè)計(jì)轉(zhuǎn)換帶來(lái)的錯(cuò)誤和時(shí)間消耗。 2、簡(jiǎn)單易用的布線(xiàn)前分析（前仿真）工具引入了一個(gè)設(shè)計(jì)方法，可以通過(guò)一致的、從前端到后端的約束管理系統(tǒng)簡(jiǎn)化布線(xiàn)后的設(shè)計(jì)驗(yàn)證。 2、電源穩(wěn)定性和供給可以通過(guò)DC和AC電源分析得以?xún)?yōu)化。 4、串行設(shè)計(jì)方法支持采用前仿真和后仿真的方式，通過(guò)使用最新的業(yè)界標(biāo)準(zhǔn)IBIS-AMI模型執(zhí)行快速、精確而且詳細(xì)的超大碼長(zhǎng)仿真，從而指導(dǎo)設(shè)計(jì)。 5、復(fù)雜的源同步并行接口的時(shí)序預(yù)算可以使用優(yōu)化的總線(xiàn)分析解決方案有效地確認(rèn)。 特性 集成的高速設(shè)計(jì)和分析 Allegro PCB SI可以對(duì)Allegro PCB編輯器的數(shù)據(jù)庫(kù)進(jìn)行讀寫(xiě)操作，從而避免可能出現(xiàn)的轉(zhuǎn)換問(wèn)題，并且允許將約束規(guī)則和模型嵌入到電路板設(shè)計(jì)文件中（見(jiàn)圖1）。集成的設(shè)計(jì)和分析系統(tǒng)關(guān)注于從前端到后端的的多網(wǎng)絡(luò)電路架構(gòu)的邏輯設(shè)計(jì)到物理實(shí)現(xiàn)。例如，差分對(duì)和拓展網(wǎng)絡(luò)（帶有串聯(lián)匹配的網(wǎng)絡(luò)）會(huì)作為一個(gè)電網(wǎng)絡(luò)進(jìn)行識(shí)別、提取和仿真，無(wú)論是在原理圖中還是電路板設(shè)計(jì)中。SigXplorer模塊，集成在邏輯設(shè)計(jì)（原理圖）或物理設(shè)計(jì)（電路板）設(shè)計(jì)工具中，提供了一個(gè)圖形化的界面，可以查看由輸入輸出緩沖器、傳輸線(xiàn)、過(guò)孔等構(gòu)成的復(fù)雜拓?fù)渚W(wǎng)絡(luò)，并可以修改參數(shù)執(zhí)行假設(shè)分析（what-if）仿真，而不必在實(shí)際電路中修改。SigXplorer還允許工程師掃描拓?fù)渲凶兞繀?shù)以確認(rèn)拓?fù)浣鉀Q方案空間（各項(xiàng)參數(shù)的容差），并將這些要求加入約束管理器中指導(dǎo)PCB設(shè)計(jì)。輸入輸出緩沖器可以使用多種流行的技術(shù)（模型標(biāo)準(zhǔn)）包括業(yè)界標(biāo)準(zhǔn)IBIS模型和加密SPICE模型。

約束驅(qū)動(dòng)的設(shè)計(jì)方法 Cadence PCB SI技術(shù)與Allegro PCB設(shè)計(jì)平臺(tái)的約束管理器緊密無(wú)縫地協(xié)同工作。源自仿真度的約束規(guī)則可以在SigXplorer拓?fù)浣缑嬷屑铣梢粋€(gè)電氣約束規(guī)則集（ECsets）。這些電氣約束規(guī)則集可以通過(guò)約束管理器應(yīng)用到其它網(wǎng)絡(luò)中。Allegro PCB SI、Allegro Design Entry HDL和Allegro PCB Designer中都包含了約束管理器，可以讓設(shè)計(jì)師通過(guò)仿真和參數(shù)掃描分析建立約束規(guī)則，并實(shí)現(xiàn)從前端到后端、約束驅(qū)動(dòng)的設(shè)計(jì)過(guò)程。

串行設(shè)計(jì)方法 當(dāng)工程師面對(duì)如今越來(lái)越快的傳輸速率要求時(shí)，接口的任意部分也顯得更為復(fù)雜。收發(fā)器的動(dòng)態(tài)均衡化與時(shí)鐘和數(shù)據(jù)重建算法特性需要更高級(jí)的建模技術(shù)。芯片封裝模型需要使用S參數(shù)以更精確地描述從晶元到封裝針腳的互聯(lián)特性。PCB架構(gòu)，例如信號(hào)損耗、介質(zhì)材料的頻率影響和非連續(xù)阻抗等，也必須通過(guò)精確的寬帶S參數(shù)互聯(lián)模型進(jìn)行細(xì)節(jié)性描述。， Allegro PCB SI解決方案集成的場(chǎng)解決器（包含兩維全波FEM)，支持最新的描述串行/解串流程的IBIS 5.x算法模型接口（AMI）標(biāo)準(zhǔn)，以及精確的分析法過(guò)孔建模（支持窄帶、寬帶和S參數(shù)建模）。 Allegro PCB SI的通道仿真功能是一個(gè)單獨(dú)集成的準(zhǔn)確的解決方案，用于串行連接設(shè)計(jì)和兼容性測(cè)試。它包含了從晶元到晶元精確建模，以及超大碼長(zhǎng)（數(shù)百萬(wàn)比特）仿真和統(tǒng)計(jì)分析技術(shù)，從而可以確保業(yè)界串行傳輸標(biāo)準(zhǔn)協(xié)議如PCIE和SATA等的電氣兼容性。. 帶有兼容眼狀掩碼的眼圖，以及澡盆曲線(xiàn)（誤碼率曲線(xiàn)）在工程師所必須測(cè)量的接口兼容性波形特性之中。（見(jiàn)圖4。）相對(duì)于半導(dǎo)體和串行器/解串器供應(yīng)商所提供的私有工具，使用Allegro PCBSI，工程師可以更徹底、更有效率地執(zhí)行串行連接分析。

源同步總線(xiàn)分析方法 Allegro PCB SI提供了迅速而簡(jiǎn)易的方法進(jìn)行所有與源同步總線(xiàn)相關(guān)信號(hào)的后仿真分析。它可以縮短帶有或不帶有芯片內(nèi)建端接電阻（ODT）的源同步總線(xiàn)功能相關(guān)的個(gè)各種配置（讀寫(xiě)、激活、空閑）的仿真時(shí)間。AllegroPCB SI解決方案允許將信號(hào)關(guān)聯(lián)起來(lái)并將這種關(guān)聯(lián)關(guān)系保存到設(shè)計(jì)數(shù)據(jù)庫(kù)中。用戶(hù)可以選擇僅僅執(zhí)行反射分析，或者是包含串?dāng)_的全面分析。Allegro PCB SI允許用戶(hù)對(duì)源同步總線(xiàn)中不同的信號(hào)設(shè)置自定義的減額表格（derating table），并據(jù)之計(jì)算信號(hào)的建立和保持時(shí)間裕量。（見(jiàn)圖5。）

額外的特性 1、評(píng)估串?dāng)_——這個(gè)特性允許用戶(hù)通過(guò)創(chuàng)建串?dāng)_表格驅(qū)動(dòng)在交互式和自動(dòng)布線(xiàn)中控制串?dāng)_預(yù)算來(lái)減少所需的布線(xiàn)層數(shù)目 2、設(shè)計(jì)關(guān)聯(lián)（封裝基板到電路板或者多電路板）——多電路板和芯片封裝基板設(shè)計(jì)中的互聯(lián)可以使用Allegro PCBSI設(shè)計(jì)關(guān)聯(lián)技術(shù)結(jié)合在一起，從而分析歷經(jīng)封裝基板、電路板和連接器，從晶元到晶元的信號(hào)特性。 3、EMI分析和規(guī)則檢查——單線(xiàn)或多線(xiàn)的EMI仿真綜合規(guī)則檢查引擎，EMControl，使工程師能夠執(zhí)行電磁兼容設(shè)計(jì)。 4、模型綜合（編輯器）——用戶(hù)可以在一個(gè)易用的編輯環(huán)境中快捷地創(chuàng)建、維護(hù)和驗(yàn)證仿真模型。支持的模型包括IBIS、Spectre、Mentor/QuadXTK和Hspice（后者需要有Synopsys公司的HSPICE仿真器授權(quán)）。 5、PCB設(shè)計(jì)規(guī)劃選項(xiàng)——通過(guò)這個(gè)平面規(guī)劃選項(xiàng)，用戶(hù)可以評(píng)估布線(xiàn)策略，并結(jié)合設(shè)計(jì)邏輯輸入（網(wǎng)表編輯）工具，將設(shè)計(jì)意圖以嵌入約束規(guī)則的方式指定到從前端到后端的設(shè)計(jì)數(shù)據(jù)庫(kù)中。 6、資源庫(kù)——在Cadence.com上提供了一個(gè)涵蓋技術(shù)文檔、設(shè)計(jì)IP和教學(xué)視頻等內(nèi)容的在線(xiàn)綜合資源庫(kù)。(在網(wǎng)站上的路徑是Productsand Solutions > PCB Design > Resource Library。) 7、Mentor Board Station接口——提供一個(gè)到Mentor Board Station工具的雙向接口，允許使用Allegro PCB SI對(duì)BoardStation的設(shè)計(jì)進(jìn)行分析和布線(xiàn)，然后將最終結(jié)果交還到BoardStation環(huán)境中，從而進(jìn)行 剩下的生產(chǎn)文件輸出流程。

轉(zhuǎn)載于:https://www.cnblogs.com/lifan3a/articles/6097183.html

總結(jié)

以上是生活随笔為你收集整理的Cadence PCB SI的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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